[发明专利]输出缓冲器

说明书

本发明提供一种输出缓冲器，包括：上拉装置，针对第一控制信号和第二控制信号加以反应，能够在第一供应电压和输出端之间提供低阻抗或高阻抗通道；下拉装置，针对第三控制信号加以反应，能够在第二供应电压和输出端之间提供低阻抗或高阻抗通道；受限装置，受到偏压产生装置所提供的偏压的偏置，能够在输出端电压高于第一供应电压时阻绝自输出端至第一供应电压的传导；以及偏压产生装置，为受限装置提供小于第一供应电压的偏压，以使输出缓冲器在实现漏极开路应用时输出端电压波形不会产生失真。本发明所提供的输出缓冲器可以实现高电压耐受功能和漏极开路应用，并且输出端电压波形不会失真。

技术领域

本发明涉及集成电路技术领域，具体而言涉及一种输出缓冲器。

背景技术

I/O是内部芯片(intra-chip)和外部芯片(outer-chip)之间的接口，主要功能是发射或接收数字/模拟信号，有时需要接收或发射电压比IO电源电压高的信号。这意味着IO应具有漏极开路(open drain，以下简称为“开漏”)功能和耐受(tolerant)功能。

现有的输出缓冲器通过一对使能晶体管(enable transistor)和受限晶体管(inhibit transistor)以及基底偏压电路来实现。图1示出了现有的输出缓冲器100的示例。如图1所示，在输出模式OE使能的情况下，受限晶体管MP1禁用(disable)。输出端信号PAD基于输入数据信号I由一对上拉(pull up)晶体管或下拉(pull down)晶体管来驱动。在耐受模式OE禁用的情况下，使能晶体管中的MN2禁用。如果输出端信号PAD电压高于供给电压Vdd，则受限晶体管MP1将导通，并驱动节点TG接近输出端信号PAD电压。然而，在开漏应用中，由于上拉电阻阻值的限制，使得在将TG拉到和PAD相等的电平时，PAD端的上拉电流偏小，从而对TG上的等效大电容充电过慢，会造成PAD端信号波形失真。

发明内容

针对现有技术的不足，本发明提供一种输出缓冲器，所述输出缓冲器包括上拉装置、下拉装置、受限装置以及偏压产生装置。其中，所述上拉装置针对第一控制信号和第二控制信号加以反应，能够在第一供应电压和所述输出缓冲器的输出端之间提供低阻抗或高阻抗通道；所述下拉装置针对第三控制信号加以反应，能够在第二供应电压和所述输出缓冲器的输出端之间提供低阻抗或高阻抗通道；所述受限装置受到所述偏压产生装置所提供的偏压的偏置，能够在所述输出缓冲器的输出端电压高于所述第一供应电压时阻绝自所述输出缓冲器的输出端至所述第一供应电压的传导；所述偏压产生装置为所述受限装置提供小于所述第一供应电压的偏压，以使所述输出缓冲器在实现漏极开路应用时输出端电压波形不会失真。

在本发明的一个实施例中，所述受限装置包括PMOS受限晶体管，所述受限晶体管的栅极连接到所述偏压产生装置的输出端，所述受限晶体管的漏极和源极之间的通道连接所述第二控制信号和所述输出缓冲器的输出端。

在本发明的一个实施例中，所述偏压产生装置包括反相器，所述反相器的输入端连接输出使能信号，所述反相器的输出端连接所述受限晶体管的栅极。

在本发明的一个实施例中，所述反相器包括一对PMOS管和NMOS管，其中所述NMOS管的源极连接到核心供应电压，其中所述核心供应电压大于所述第二供应电压并且小于所述第一供应电压。

在本发明的一个实施例中，所述上拉装置包括第一PMOS管和第二PMOS管，所述下拉装置包括第一NMOS管和第二NMOS管。

在本发明的一个实施例中，所述第一供应电压为Vdd，所述第二供应电压为Vss。

在本发明的一个实施例中，所述输出缓冲器还包括使能装置，所述使能装置针对输出使能信号加以反应，能够在所述第二控制信号和所述第二供应电压之间提供低阻抗或高阻抗通道。

在本发明的一个实施例中，所述使能装置包括第三NMOS管和第四NMOS管。