[发明专利]测试器件及其操作方法

说明书

一种测试器件，包括：电路建模部，其适于通过以测试目标电路与模型电路之间的一对一或一对多的关系对测试目标电路建模来产生一个或多个模型电路；以及测试操作部，其适于将模型电路合成、以及对模型电路执行测试操作。

相关申请的交叉引用

本申请要求2014年4月10日提交的申请号为10-2014-0043162的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，且更具体而言，涉及一种测试测试目标电路的测试器件。

背景技术

诸如双数据速率同步动态随机存取存储器(DDR SDRAM)的半导体器件需要在投放市场之前以各种方式来测试。这种电路可以在现场可编程门阵列(FPGA)上测试。FPGA由于其能被快速地设计、具有低实施成本以及具有设计灵活性而是有优势的。因此，其被频繁地用于测试集成电路。然而，难以在FPGA上测试从晶体管级设计的完全自定义的电路。

将描述在FPGA上设计测试目标电路和将测试目标电路合成的工艺。

在测试目标电路经由线路图工具来设计之后，线路图工具产生与测试目标电路相对应的网表。网表是由用于仿真或用于布局对比线路图(Layout Versus Schematic，LVS)自动化的线路图工具产生的文件。网表含有关于合成电路的信息，该合成电路包括利用FPGA可识别的合成电路的互连关系和节点。FPGA应用网表并且对合成电路执行测试操作。然而，在具有若干异步元件的专门设计的电路中，逻辑仿真可以被执行，但是在FPGA上难以评估的这种电路。

发明内容

本发明的各种实施例针对一种测试器件，其能够对各种类型的测试目标电路建模，将各种类型的模型电路合成、以及测试合成电路。

根据本发明的一个实施例，一种测试器件包括：电路建模部，其适于通过以测试目标电路与模型电路之间的一对一、或者一对多的关系对测试目标电路建模，来产生一个或多个模型电路；以及测试操作部，其适于将模型电路合成、以及对模型电路执行测试操作。

电路建模部可以利用一对多的关系来对测试目标电路建模，以基于测试目标电路的延迟量来产生不同类型的模型电路。

根据本发明的一个实施例，一种操作测试器件的方法包括：利用一对一的关系对测试目标电路中的第一测试目标电路建模，以产生第一模型电路；利用一对多的关系对测试目标电路中的第二测试目标电路建模，以产生第二模型电路；以及通过将第一模型电路和第二模型电路合成来执行测试操作。

对第二测试目标电路建模可以包括基于第二测试目标电路的延迟量来确定第二模型电路的电路类型。

对第二测试目标电路建模可以包括当延迟量小于预定的延迟量时产生第一类型的第二模型电路；而当延迟量大于或等于预定的延迟量时产生第二类型的第二模型电路。

第一类型的第二模型电路的电路面积可以与延迟量成正比。

第一类型的第二模型电路可以在与延迟量相对应的时段期间执行移位操作。

第二类型的第二模型电路的电路面积可以大体上是恒定的，而与延迟量无关。

第二类型的第二模型电路可以将计数操作执行与延迟量相对应的次数。

第一类型的第二模型电路和第二类型的第二模型电路可以是同步电路。

根据本发明的一个实施例，一种测试器件包括：电路建模部，其适于基于测试目标电路的延迟量来产生各种类型的模型电路；以及测试操作部，其适于将模型电路合成、以及对模型电路执行测试操作。

模型电路可以包括当延迟量低于预定的延迟量时产生的第一类型的模型电路、和当延迟量大于或等于预定的延迟量时产生的第二类型的模型电路。