[实用新型]一种源漏极漏电流测试结构

说明书

技术领域

本实用新型涉及集成电路制造领域，特别涉及一种源漏极漏电流测试结构。

背景技术

在晶圆制造过程中，由于晶体生长条件、晶体里晶格应力变化、以及制造过程中的物理损坏都可能产生位错。

有源区(Active Area，AA)硅晶体的位错是集成电路制造中常见的问题。具体地说，晶圆制作过程中，在半导体衬底中刻蚀形成隔离沟槽，由于制造工艺所限，经常导致隔离沟槽的转角处不够圆滑，因此在后续向隔离沟槽中生长氧化物形成填充层时不能形成一个很好的形貌，导致隔离沟槽转角处容易出现位错，即，缺陷常常发生在靠近硅-氧化硅（Si-SiO2）交界的地方，如隔离沟槽靠近有源区的拐角处，这些缺陷可以吸附重金属杂质，这些杂质将起复合中心的作用，引起器件中的过度漏电。实践中发现，正是由于在有源区边缘存在着大量的晶格位错，产生了漏电的路径，最终导致了静态源漏极漏电流的增大，导致不良品的出现。

为了能挑选出不良品，半导体行业中，进行晶圆可接受测试（wafer acceptance test，WAT），所述晶圆可接受测试是制程上测试晶圆内器件是否拥有正常工作能力的一项测试。它的测量对象为单一的器件，如单一的NMOS或PMOS等，而不是已经组合好的逻辑电路。通常，WAT是在器件已经都制造完成以后，准备将晶圆切割与封装前进行。WAT所测试的器件并非晶圆上的器件，而是切割道上面的测试结构（Test structure或test key），这样既可以有效利用切割道的空间，又可以经由测试每个切割道上面的测试结构，去推断附近芯片（chip）中的器件电性是否符合要求。

然而，现有的WAT的测试参数是指，对这些测试结构进行电性能测量所得到的电性参数数据，例如连接性测试、阈值电压、漏极饱和电流等，并没有有效的测试结构来侦测有源区位错及其严重程度。因此，亟需提供一种可以侦测源漏极漏电流的测试结构。

发明内容

本实用新型的目的提供一种源漏极漏电流测试结构，用来测试器件源漏极是否漏电及漏电的严重程度。

为了解决上述技术问题，本实用新型提供了一种源漏极漏电流测试结构，包括：形成于一半导体衬底中的若干隔离沟槽、形成于所述隔离沟槽中的填充层、形成于所述隔离沟槽之间的第一掺杂区、以及第二掺杂区，所述填充层为弯折结构。

可选的，所述的源漏极漏电流测试结构的填充层为条形弯折结构。

可选的，所述条形弯折结构的弯折角度为30～100度。

可选的，所述条形弯折结构的弯折角度为70～90度。

可选的，相邻的填充层镜像对称。可选的，源漏极漏电流测试结构还包括形成于所述半导体衬底中的阱区，所述第一掺杂区和第二掺杂区形成于所述阱区中。

可选的，所述第一掺杂区为N型重掺杂区，所述第二掺杂区为P型重掺杂区。

可选的，源漏极漏电流测试结构还包括形成于所述半导体衬底上的绝缘介质层以及形成于所述绝缘介质层中的第一插塞以及第二插塞，所述第一插塞与所述第一掺杂区连接，所述第二插塞与所述第二掺杂区连接。

可选的，所述第一掺杂区以及第二掺杂区与一外加测试电路电连接。

可选的，所述源漏极漏电流测试结构位于半导体衬底的切割道上。

与现有技术相比，本实用新型提供一种源漏极漏电流测试结构，用于晶圆可接受测试，所述源漏极漏电流测试结构包括形成于半导体衬底中的若干隔离沟槽、形成于所述隔离沟槽中的填充层、形成于所述隔离沟槽之间的第一掺杂区、以及第二掺杂区，所述填充层为弯折结构，弯折结构的转角处最容易产生位错，当产生位错时，就能测到有源区和衬底的源漏极漏电流，进而通过所述测试结构测试器件源漏极是否漏电及漏电的严重程度。

附图说明

图1是本实用新型一实施例的源漏极漏电流测试结构俯视示意图；

图2是图1沿AA’方向的截面示意图。

具体实施方式

下面将结合示意图对本实用新型进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。