[实用新型]SRAM读取时间自测试电路

权利要求书

1.一种SRAM读取时间自测试电路，其特征在于，包括待测SRAM、一个二路选择器MUX、一个延时扫描电路DEL_TRIM、一个锁存器DFF、一个比较器COMPARATOR、一个计数器COUNTER、第一反相器（I2）和第二反相器（I3）；

所述待测SRAM连接至输入地址信号线A、输入写使能信号线WEN、输入片选使能信号线CEN、输入时钟信号线CLK、输入数据线D和输出数据线Q；

所述二路选择器MUX用于测试电路模式的切换，其使能端连接至测试模式选择信号线OSC_EN，其输入端A连接至第一反相器的输出端，其输入端B连接至输入时钟信号线CLK，其输出端连接至延时扫描电路DEL_TRIM的输入端I；

所述延时扫描电路DEL_TRIM的控制端C连接至计数器COUNTER的计数输出端，其输出端Z连接至第一反相器的输入端，其输入端至输出端之间的延时由连接至控制端的信号决定；

所述第一反相器的输出端连接至MUX的输入端A和第二反相器的输入端；

所述第二反相器的输出端连接至锁存器DFF的时钟端。

2.根据权利要求1所述的一种SRAM读取时间自测试电路，其特征在于，所述锁存器DFF负责对SRAM的输出数据进行采样，其时钟端连接至第二反相器的输出端，其输入数据端连接至SRAM的输出数据端Q，其输出数据端QX连接至比较器COMPARATOR的第一数据端；

所述比较器COMPARATOR在SRAM执行读操作时负责对锁存器的采样数据和SRAM的输出数据进行比较并在比较结果不同时的下一个时钟周期生成一个脉冲信号，其时钟端连接至输入时钟信号线CLK，其控制端连接至输入写使能信号线WEN、输入片选使能信号线CEN、测试模式选择信号线OSC_EN，比较器COMPARATOR的第二数据端连接至SRAM的输出数据端Q；

所述计数器COUNTER的时钟端连接至比较器COMPARATOR的输出端，其进位端连接至输出进位信号线OVERFLOW，其复位端连接至输入复位信号线CNT_RST。

3.根据权利要求1所述的一种SRAM读取时间自测试电路，其特征在于，延时扫描电路DEL_TRIM包括可调延时电路DEL_STEP和固定延时电路DEL_FIX；延时扫描电路DEL_TRIM的控制端C连接至可调延时电路DEL_STEP的控制端C，其输入端I连接至固定延时电路DEL_FIX的输入端I，其输出端Z连接至可调延时电路DEL_STEP的输出端Z；固定延时电路DEL_FIX的输出端Z连接至可调延时电路DEL_STEP的输入端I；其中固定延时电路DEL_FIX具有固定延时，可调延时电路DEL_STEP具有多个可选延时，它们采用串联连接。

4.根据权利要求1所述的一种SRAM读取时间自测试电路，其特征在于，可调延时电路由译码电路和延时链组成。