[实用新型]一种U形沟道的半浮栅存储器

说明书

技术领域

本实用新型属于半导体存储器技术领域，尤其涉及一种U形沟道的半浮栅存储器。

背景技术

中国专利申请201310119651.8中提出了一种U形沟道的半浮栅器件，其沿沟道长度方向的剖面图如图1所示，包括在半导体衬底200内形成的源区201、漏区202、U形沟道区401，在U形沟道区401之上依次设有第一层绝缘薄膜203和浮栅205，浮栅205在靠近源区201的一侧的顶部设有一缺口。在浮栅205与漏区202之间设有一个平面结构的p-n结二极管。在浮栅的缺口内设有控制栅207，控制栅207将源区201与浮栅205的顶部分隔开，且控制栅207向漏区一侧延伸至所述p-n结二极管之上。在控制栅207与源区201、浮栅205、所述p-n结二极管之间设有第二层绝缘薄膜206，控制栅207、第二层绝缘薄膜206、所述p-n结二极管组成一个以控制栅207为栅极的栅控二极管。

中国专利申请201310119651.8中提出的U形沟道的半浮栅器件是在U形沟道的MOS管中嵌入一个平面结构的栅控二极管。当半导体器件尺寸进入到65纳米工艺及以下时，浮栅205与半导体衬底200之间的寄生MOS管的漏电流会影响浮栅205存储电荷的时间。浮栅205与漏掺杂区210之间的平面结构的p-n结二极管的漏电流也会降低浮栅205存储电荷的时间，而且平面结构的p-n结二极管还会增大器件的尺寸，降低半导体存储器芯片的密度。

实用新型内容

本实用新型的目的是提出一种U形沟道的半浮栅存储器，在提高半导体存储器的浮栅存储电荷的时间的同时还能降低器件尺寸、提高芯片密度。

本实用新型的目的将通过以下技术方案实现：

一种U形沟道的半浮栅存储器，包括：

设有U形沟道区的第一种掺杂类型的半导体衬底；

在所述半导体衬底内设有第二种掺杂类型的源区和漏区，该源区和漏区凹陷在所述半导体衬底内，所述U形沟道区设于所述源区与漏区之间；

在所述U形沟道区之上设有第一层绝缘薄膜，该第一层绝缘薄膜之上设有第一种掺杂类型的浮栅，该浮栅在靠近所述源区的一侧设有缺口；

在所述漏区之上设有竖直二极管，该竖直二极管的阳极/阴极与所述浮栅相连接，阴极/阳极与所述漏区相连接；

所述缺口的底部表面与所述源区和漏区的上表面处于同一平面上，所述缺口内设有控制栅，该控制栅延伸至漏区之上并覆盖所述竖直二极管；

所述控制栅与浮栅、竖直二极管和漏区之间设有第二层绝缘薄膜，所述控制栅、第二层绝缘薄膜和竖直二极管组成一个以控制栅为栅极的竖直栅控二极管。

优选的，上述的U形沟道的半浮栅存储器，所述竖直二极管为竖直p-n结二极管或者竖直p-i-n二极管中的任意一种。

优选的，上述的U形沟道的半浮栅存储器，所述浮栅为多晶硅、钨或者氮化钛中的任意一种。

优选的，上述的U形沟道的半浮栅存储器，所述控制栅为多晶硅栅或者金属栅中的任意一种。

优选的，上述的U形沟道的半浮栅存储器，所述第一层绝缘薄膜、第二层绝缘薄膜分别为氧化硅、氮化硅、氮氧化硅、高介电常数的绝缘材料中的任意一种或几种。

优选的，上述的U形沟道的半浮栅存储器，所述第一种掺杂类型为p型掺杂、第二种掺杂类型为n型掺杂，所述竖直二极管的阳极与浮栅相连接、阴极与漏区相连接。

优选的，上述的U形沟道的半浮栅存储器，所述第一种掺杂类型为n型掺杂、第二种掺杂类型为p型掺杂，所述竖直二极管的阴极与浮栅相连接、阳极与漏区相连接。

本实用新型的U形沟道的半浮栅存储器的实现原理和突出效果为：漏区和源区凹陷在半导体衬底内形成，浮栅的缺口的底部与源区、漏区的上表面处于同一平面上，使U形沟道的MOS管与以MOS管的控制栅为栅极的竖直栅控二极管有机结合，不仅能够有效的降低浮栅与半导体衬底之间的寄生MOS管的漏电流，提高浮栅存储电荷的时间，而且还可以降低半浮栅存储器的尺寸，提高半导体存储器芯片的密度。

附图说明

图1是中国专利申请201310119651.8中的U形沟道的半浮栅器件的剖面图；

图2是本实用新型实施例1的U形沟道的半浮栅存储器的剖面图；

图3是本实用新型实施例2的U形沟道的半浮栅存储器的剖面图；

图4至图9是本实用新型实施例1的U形沟道的半浮栅存储器的制造工艺流程图。

具体实施方式