[实用新型]基于可编程片上系统的SHDSL高速率传输模块

说明书

技术领域

本实用新型涉及一种SHDSL技术标准，具体涉及一种基于可编程片上系统的SHDSL高速率传输模块。

背景技术

SHDSL(Symmetrical High bite Digital SubscriberLine)对称高速数字用户线路是由ITU-T定义的在单对双绞线上提供传输双向对称带宽数据业务的一种技术，符合国际电联G.991.2推荐标准。线路编码调制方式使用格栅编码脉冲幅度调制(TC-PAM)，该编码技术性能优越，压缩了传输频谱，提高了抗噪性能。

目前，随着视频业务传输、大文件传输等需求的迅速提升，对传输带宽提出了更高的要求。目前，采用SHDSL技术能够传输的最高速率为8192kbit/s，调制采用64电平，也不能完全满足宽带用户的需求。

当前的SOPC可编程片上的系统，大多采用CPU或CPU+FPGA/CPLD模式来完成，采用单CPU模式，各模块都需要共享CPU的带宽和处理能力，且提供的应用接口太少，通用性不强，无法满足人们日益增长的需要；采用CPU+FPGA/CPLD模式，因添加了FPGA/CPLD，成本上提高了，且CPU与FPGA/CPLD之间的连接方式大多采用外部总线连接，相对于内部总线，其总线的接收和传递数据上可以有较大的提高空间。

实用新型内容

本实用新型设计开发了一种基于可编程片上系统的SHDSL高速率传输模块。本实用新型在SOPC可编程片上系统中，将MicroBlaze软核处理器嵌入到可编程逻辑处理芯片FPGA中，相对于以往的技术，减少了硬件连接的外部总线，使硬件设计得到优化；在技术上减少了芯片，成本得到了控制；且扩展业务接口提供多种接口模式，使模块的通用性更强。

本实用新型提供的技术方案为：

一种基于可编程片上系统的SHDSL高速率传输模块，其特征在于，包括：

SOPC可编程片上系统(1)，其上有嵌入MicroBlaze软核(11)的可编程逻辑处理芯片FPGA(13)和异步收发传输器(12)，且所述SOPC可编程片上系统(1)与闪存FLASH(6)、SDRAM控制器(7)相互连接，所述MicroBlaze(11)软核与管理信息接口(3)相互连接，所述可编程逻辑处理芯片FPGA(13)与扩展业务接口(4)相互连接，用来对数据进行接收、分析、存储、控制、传输；

SHDSL处理单元(2)，其与SOPC可编程片上系统(1)、环路接口(5)相互连接，用来接收SOPC可编程片上系统(1)传输的数据，并对所接收的数据进行封装、编码、处理，并将处理完成数据通过环路接口(5)输出。

优选的是，所述的SOPC可编程片上系统(1)上嵌入MicroBlaze软核(11)的可编程逻辑处理芯片FPGA(13)和异步收发传输器(12)相互连接。

优选的是，所述SHDSL处理单元(2)包含并行控制接口(21)、RAM随机存储器(22)、嵌入式控制器(23)、数字前端DSP处理器(24)、模拟/数字转换器(25)、数字/模拟转换器(26)、回波抵消单元(27)、线路驱动单元(28)、线路接口(29)、AUX接口(210)、SDI串行数据接口(211)、时钟单元(212)、成帧/解帧(213)。

优选的是，所述并行控制接口(21)分别与RAM随机存储器(22)、嵌入式控制器(23)相互连接；且

所述嵌入式控制器(23)分别与数字前端DSP处理器(24)、SDI串行数据接口(211)、时钟单元(212)、成帧/解帧(213)相互连接，且

所述SDI串行数据接口(211)分别与AUX接口(210)、成帧/解帧(213)相互连接，成帧/解帧(213)与数字前端DSP处理器(24)相互连接，且

所述数字前端DSP处理器(24)分别与模拟/数字转换器(25)、数字/模拟转换器(26)相连接，模拟/数字转换器(25)与回波抵消单元(27)相连接，且

所述线路驱动单元(28)分别与数字/模拟转换器(26)、回波抵消单元(27)相连接，回波抵消单元(27)、线路驱动单元(28)均与线路接口(29)相互连接。

优选的是，所述的MicroBlaze软核(11)通过并行总线与并行控制接口(21)相互连接，所述的可编程逻辑处理芯片FPGA(13)通过TDM总线AUX接口(211)相互连接。

优选的是，所述的SHDSL处理单元(2)通过线路接口(29)与环路接口(5)相互连接。