[实用新型]高速时钟占空比检测系统

权利要求书

1.一种高速时钟占空比检测系统，其特征在于，包括第一检测环路与第二检测环路，所述第一检测环路包括第一采样器、第一多相位时钟发生器及数字逻辑电路，所述第一多相位时钟发生器根据待测高速时钟产生n相时钟脉冲，并将产生的n相时钟脉冲输入至所述第一采样器，n为大于或等于3的自然数，所述第一采样器根据接收的n相时钟脉冲对输入的待测高速时钟进行采样，所述第一采样器将采样后的第一高速时钟信号输入所述数字逻辑电路，所述数字逻辑电路计数输入的第一高速时钟信号的占空比并输出第一计数结果；所述第二检测环路连接于所述第一多相位时钟发生器与所述数字逻辑电路之间，所述第二检测环路根据所述第一多相位时钟发生器输出的一对上升沿/下降沿发生变化的相邻时钟而产生m相时钟脉冲，m为大于或等于3的自然数，并在所述m相时钟脉冲下对所述待测高速时钟进行采样，且将采样后的第二高速时钟信号输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果。 

2.如权利要求1所述的高速时钟占空比检测系统，其特征在于，所述第二检测环路包括边沿逻辑判断电路、时钟选择器、第二多相位时钟发生器及第二采样器，所述边沿逻辑判断电路判断所述第一采样器输出的第一高速时钟信号的上升沿/下降沿变化，所述时钟选择器根据所述边沿逻辑判断电路的判断结果在所述第一多相位时钟发生器输出的n相时钟脉冲中选择上升沿/下降沿发生变化的相邻两相时钟，并将该两相时钟输入至所述第二多相位时钟发生器，所述第二多相位时钟发生器在该相邻两相时钟的相位之间产生m相时钟脉冲，所述第二采样器根据接收的m相时钟脉冲对输入的待测高速时钟进行采样，且将采样后的第二高速时钟信号结果输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果。 

3.如权利要求2所述的高速时钟占空比检测系统，其特征在于，所述m相时钟脉冲包括所述时钟选择器输出的相邻两相时钟脉冲，且所述m相时钟脉冲 的第一相时钟脉冲为所述相邻两相时钟脉冲中相位靠前的一相时钟脉冲，所述m相时钟脉冲的最后一相时钟脉冲为所述相邻两相时钟脉冲中相位靠后的一相时钟脉冲。 

4.如权利要求2所述的高速时钟占空比检测系统，其特征在于，所述第一采样器在所述待测高速时钟的一个时钟周期内对所述待测高速时钟进行n次采样。 

5.如权利要求2所述的高速时钟占空比检测系统，其特征在于，所述边沿逻辑判断电路在所述待测高速时钟的一个时钟周期内对所述第一采样器输出的第一高速时钟信号进行上升沿/下降沿变化的判断。