[实用新型]高速时钟占空比检测系统

说明书

技术领域

本实用新型涉及集成电路领域，更具体地涉及一种高速时钟占空比检测系统。 

背景技术

高速集成电路设计对时钟信号的质量越来越高。时钟信号质量除了传统的时钟抖动外，时钟占空比越来越成为影响高速集成电路性能的关键因素。所以对高速时钟的占空比进行实时检测是非常重要的。 

但是，目前在集成电路中检测高速时钟的占空比的方式是在芯片外围引入一个高速时钟，对待测高速时钟进行多次采样，但外围多引入的高速时钟一般为待测高速时钟频率的两倍或更多，由于芯片封装、测试设备等诸多因素的影响，易造成引入的高速时钟的占空比、频率的变化，因而使得检测得到的占空比结果不精确。 

因此，有必要提供一种改进的高速时钟占空比检测系统来克服上述缺陷。 

实用新型内容

本实用新型的目的是提供一种高速时钟占空比检测系统，本实用新型的占空比检测系统可快速地检测待测高速时钟的占空比，而且检测结果准确、精度高，本实用新型的检测系统所占版图面积小，功耗低，适用范围广。 

为实现上述目的，本实用新型提供一种高速时钟占空比检测系统，其包括第一检测环路与第二检测环路，所述第一检测环路包括第一采样器、第一多相位时钟发生器及数字逻辑电路，所述第一多相位时钟发生器根据待测高速时钟产生n相时钟脉冲，并将产生的n相时钟脉冲输入至所述第一采样器，n为大于 或等于3的自然数，所述第一采样器根据接收的n相时钟脉冲对输入的待测高速时钟进行采样，所述第一采样器将采样后的第一高速时钟信号输入所述数字逻辑电路，所述数字逻辑电路计数输入的第一高速时钟信号的占空比并输出第一计数结果；所述第二检测环路连接于所述第一多相位时钟发生器与所述数字逻辑电路之间，所述第二检测环路根据所述第一多相位时钟发生器输出的一对上升沿/下降沿发生变化的相邻时钟而产生m相时钟脉冲，m为大于或等于3的自然数，并在所述m相时钟脉冲下对所述待测高速时钟进行采样，且将采样后的第二高速时钟信号输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果。 

较佳地，所述第二检测环路包括边沿逻辑判断电路、时钟选择器、第二多相位时钟发生器及第二采样器，所述边沿逻辑判断电路判断所述第一采样器输出的第一高速时钟信号的上升沿/下降沿变化，所述时钟选择器根据所述边沿逻辑判断电路的判断结果在所述第一多相位时钟发生器输出的n相时钟脉冲中选择上升沿/下降沿发生变化的相邻两相时钟，并将该两相时钟输入至所述第二多相位时钟发生器，所述第二多相位时钟发生器在该相邻两相时钟的相位之间产生m相时钟脉冲，所述第二采样器根据接收的m相时钟脉冲对输入的待测高速时钟进行采样，且将采样后的第二高速时钟信号输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果。 

较佳地，所述m相时钟脉冲包括所述时钟选择器输出的相邻两相时钟脉冲，且所述m相时钟脉冲的第一相时钟脉冲为所述相邻两相时钟脉冲中相位靠前的一相时钟脉冲，所述m相时钟脉冲的最后一相时钟脉冲为所述相邻两相时钟脉冲中相位靠后的一相时钟脉冲。 

较佳地，所述第一采样器在所述待测高速时钟的一个时钟周期内对所述待测高速时钟进行n次采样。 

较佳地，所述边沿逻辑判断电路在所述待测高速时钟的一个时钟周期内对所述第一采样器输出的第一高速时钟信号进行上升沿/下降沿变化的判断。 

与现有技术相比，本实用新型的高速时钟占空比检测系统由于包括第一检测环路与第二检测环路，使得所述第一检测环路与第二检测环路均对待测高速时钟的占空比进行检测，分别得出第一计数结果与第二计数结果，且所述第二检测环路在第一检测环路采样的n相时钟脉冲之中选择一对上升沿/下降沿发生变化的相邻时钟而产生m相时钟脉冲，在该m相时钟脉冲下再次对待测高速时钟进行采样，从而再次检测所述待测高速时钟的占空比进行检测；因此本实用新型的高速时钟占空比检测系统检测结果准确、精度高；而且所占版图面积小，功耗低，适用范围广。 

通过以下的描述并结合附图，本实用新型将变得更加清晰，这些附图用于解释本实用新型。 

附图说明

图1为本实用新型高速时钟占空比检测系统的结构框图。 

图2为高速时钟占空比检测系统的工作时序图。 

具体实施方式