[实用新型]一种任意信号发生器有效

专利信息
申请号: 201420375955.0 申请日: 2014-07-08
公开(公告)号: CN204031098U 公开(公告)日: 2014-12-17
发明(设计)人: 刘小强;李金新;汪洁 申请(专利权)人: 杭州通飞科技有限公司
主分类号: H03K3/02 分类号: H03K3/02
代理公司: 杭州杭诚专利事务所有限公司 33109 代理人: 尉伟敏
地址: 310018 浙江省杭州市杭州经*** 国省代码: 浙江;33
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摘要:
搜索关键词: 一种 任意 信号发生器
【说明书】:

技术领域

实用新型涉及仪器仪表相关技术领域,尤其是指一种任意信号发生器。

背景技术

信号发生器广泛应用于电子测量、系统调试、教学和科研,随着科技不断进步,测试对象也丰富起来。因此,对于信号发生器的功能要求也越来越高越全面。全数字频率合成技术通过控制相位的变化速度来直接产生各种频率的信号。在带宽、频率分辨率、频率转换时间、相位连续性(相位变化连续)、调制输出(对输出信号易实现多种调制)和集成化等方面,都远远超过传统的频率合成技术。

现有的国内外实现任意信号方式主要分为两种:

1)采用信号发生器与PC实时通信方式。该方法的不足之处在于实现任意信号无法脱离PC,还需要额外的通信设备,不仅增加了成本而且不够便捷。

2)采用将波形数据存储在信号发生器的FLASH中。该方法在便携性相对于上一种方式有一定的改进,但在实现上还需要将信号发生器与PC相连,并且PLASH的容量比较小,且固化在系统中,还需额外的设备将数据烧录到FLASH中。

现有的信号发生器在频率调节方面不够人性化,操作起来比较繁琐。

实用新型内容

本实用新型是为了克服现有技术中存在上述的不足,提供了一种成本低且操作方便的任意信号发生器。

为了实现上述目的,本实用新型采用以下技术方案:

一种任意信号发生器,包括锁相环、EPCS控制器、SDRAM控制器、U盘及SD卡控制器、触摸屏、嵌入式处理器、扰码发生器、第一累加器、第二累加器、数据选择器、单端口片上RAM存储器和液晶显示屏,所述的锁相环、EPCS控制器、SDRAM控制器、U盘及SD卡控制器、第一累加器、触摸屏、数据选择器、单端口片上RAM存储器和液晶显示屏均与嵌入式处理器连接,所述的第一累加器连接第二累加器,所述的第二累加器连接扰码发生器和数据选择器,所述的数据选择器连接单端口片上RAM存储器。

U盘及SD卡控制器将存储在U盘或者SD卡中的波形文件情况通过嵌入式处理器反映到液晶显示屏,用户根据需要通过触摸屏选择需要输出的波形,被选择的波形文件数据将被发送到单端口片上RAM存储器中,同时通过触摸屏来设定频率,经嵌入式处理器处理后将数据发送到第一累加器来实现最终的波形输出,触屏屏的方式进行人机交互,操作快捷方便。本设计中为了减少电路板上的时钟源,采用锁相环技术,片上的时钟源及外设的时钟源由锁相环提供,相对于现有的实现任意信号方式,无需使用专用设备实现下载或与PC通信,同时,锁相环的采用,使得电路板只需一个时钟源即可,硬件成本大大降低。

作为优选,所述的锁相环有四个端口,分别为片外时钟源输入端、片上系统时钟源输出端、SDRAM控制器时钟源输出端和U盘及SD卡控制器时钟源输出端,所述的片上系统时钟源输出端分别连接嵌入式处理器、单端口片上RAM存储器、扰码发生器、第一累加器和第二累加器,所述的SDRAM控制器时钟源输出端连接SDRAM控制器,所述的U盘及SD卡控制器时钟源输出端连接U盘及SD卡控制器。减少电路板上的时钟源,采用锁相环技术,片上的时钟源及外设的时钟源由锁相环提供,使得电路板只需一个时钟源即可,硬件成本大大降低。

作为优选,所述的第一累加器和第二累加器均为32位加法器,所述的第一累加器和第二累加器均有四个端口,分别为片上系统时钟源输入端、第一输入端、第二输入端和输出端,所述第一累加器和第二累加器的片上系统时钟源输入端均连接锁相环的片上系统时钟源输出端,所述第一累加器的第一输入端连接嵌入式处理器,所述第二累加器的第一输入端连接第一累加器的输出端,所述第一累加器的第二输入端连接第一累加器的输出端,所述第二累加器的第二输入端连接扰码发生器。第一累加器和第二累加器的作用是相位累加,为了使数据吞吐量增大而使用流水线技术,具体实现是四级八位流水线加法器。

作为优选,还包括复位按钮,所述的复位按钮连接嵌入式处理器。通过复位按钮能够对一些情况及时采取应对措施,方便快捷。

本实用新型的有益效果是:触摸屏的方式进行人机交互,操作快捷方便;无需使用专用设备实现下载或与PC通信,锁相环的采用使得电路板只需一个时钟源即可,硬件成本大大降低。

附图说明

图1是本实用新型的结构框图;

图2为图1中锁相环的原理框图;

图3为图1中数据选择器的原理框图;

图4为图1中第一累加器的原理框图;

图5为图1中第二累加器的原理框图;

图6为图1中扰码发生器的原理框图;

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