[实用新型]一种基于腔体技术多芯片叠加封装装置

说明书

技术领域

本实用新型涉及半导体封装体，特别是一种基于腔体技术多芯片叠加封装装置。

背景技术

随着科技的发展，电子类产品如手机，平板，智能手表等都日趋多功能化、小型化、薄型化，这就要求这些产品内部芯片的封装做的更小、更薄，且可存储更大的数据量。由于芯片制造工艺限制以及芯片尺寸趋向小型化的要求，单颗芯片的容量仍有限，一般从4GB至16GB。如果存储装置需求64GB的容量，则需要至少4颗存储芯片，因此，半导体封装结构已多芯片封装为趋势，将两个或两个以上的半导体芯片组合在单一封装结构中，减少整体电路体积，并提高存储容量。

传统的多芯片封装结构采用并排式多芯片封装结构，即将两个或两个以上的芯片并排安装在同一基板上，由于所述基板会随着芯片数目的增加而加大，其存在封装体积较大的缺点。

为解决上述问题，现已发展出使用多个芯片堆叠的方式来达到三度空间的封装，现有技术中主要有以下四种多芯片堆叠封装结构。

图1是一种多芯片阶梯式叠加封装装置，其包括一基板10’、多个存储芯片11’及一控制芯片12’，各存储芯片11’、控制芯片12’、基板10’均设有焊盘，所述相邻存储芯片11’之间、所述各存储芯片11’与基板10’之间连接有金线13’，所述多个存储芯片11’呈阶梯状堆叠在基板10’上，并露出各存储芯片11’的焊盘，各存储芯片11’朝同一方向键合金线13’，控制芯片12’设置在最上层存储芯片11’上，且位于存储芯片11’键合金线13’方向的另一侧。该结构芯片叠加后的高度高，按成熟工艺、高良率、及低成本设计，采用存储芯片11’为0.1mm厚度，控制芯片12’ 为0.1mm厚度，五颗芯片叠加后的总厚度（包括芯片之间的粘接胶层）约为0.625mm，控制芯片12’上方设有金线13’，该金线13’高出控制芯片12’约为0.1mm，总厚度约0.725mm，多数塑封料空间的高度0.8mm以内，由此封装完之后的封装装置常出现金线13’露出塑封料，甚至控制芯片12’露出塑封料，同时控制芯片12’的金线13’容易被冲弯导致与旁边金线13’短路；由于各存储芯片11’沿同一方向阶梯式叠加，芯片叠加后占用的面积大；阶梯方向长度多出约0.8~1.5mm。控制芯片12’放置于最上层存储芯片11’上方，由于各存储芯片11’叠加之后的高度约0.5mm，控制芯片12’的焊盘离基板10’上的焊盘一般间距为0.5mm以上，控制芯片12’应该放置在最上层存储芯片11’的边缘，在模流冲入时容易将存储芯片11’突出部分冲翘起，造成芯片的裂开，同时控制芯片12’放置在最上层存储芯片11’突出部分，在粘接控制芯片12’时容易对最上层存储芯片11’造成裂开伤害。

图2是一种多芯片交错式叠加封装装置，其包括基板10’、控制芯片12’及多个存储芯片11’，各存储芯片11’、控制芯片12’、基板10’均设有焊盘，所述各存储芯片11’与基板10’之间连接有金线13’，所述多个存储芯片11’交错堆叠在基板10’上，并露出各存储芯片11’的焊盘，相邻两个存储芯片11’朝相反方向键合金线13’，控制芯片12’设置在最上层存储芯片11’上，并位于最上层存储芯片11’的一侧。该结构芯片叠加后的高度高，控制芯片12’的金线13’高度高，容易造成控制芯片12’及其金线13’露出塑封料，同时控制芯片12’的金线13’容易被冲弯导致与旁边金线13’短路。

图3是另一种多芯片阶梯式叠加封装装置，其与图1所示结构不同之处在于，控制芯片12’设置在基板10’上，且位于存储芯片11’键合金线13’方向的另一侧。该结构芯片叠加后占用面积大，阶梯方向长度多出约0.8~1.5mm，且控制芯片12’与各存储芯片11’之间的塑封料部分通常会残留空隙，容易造成封装装置的可靠性低，存储芯片11’突出部分容易在模流进入时被冲翘，造成芯片的裂开。

图4是另一种多芯片交错式叠加封装装置，其与图1所示结构不同之处在于，控制芯片12’设置在基板10’上，且位于最下层存储芯片11’的一侧。该结构基板10’占用面积大，至少多出一个控制芯片12’的面积，不符合产品小型化的要求。

实用新型内容

为了克服现有技术的不足，本实用新型提供一种基于腔体技术多芯片叠加封装装置，其可降低封装体积，降低封装工艺难度，并提高封装良率。

本实用新型解决其技术问题所采用的技术方案是：

一种基于腔体技术多芯片叠加封装装置，包括：

基板，其上表面形成有上端敞口的腔体；

第一芯片，设置于所述腔体内，其与所述基板电连接；及