[实用新型]一种层间介质层击穿的测试结构

说明书

技术领域

本实用新型涉及半导体测试技术领域，特别是涉及一种层间介质层击穿的测试结构。

背景技术

集成电路已经从制造于单个硅芯片上的屈指可数的互连器件发展到上百万的器件。常规集成电路所提供的性能和复杂度已远远超出最初的想象。为了提高复杂度和电路密度(即能够封装于给定芯片面积中的器件的数量)，最小的器件特征尺寸(也称为器件“几何尺寸”)已随着每代集成电路而变得越来越小。

增加电路密度不仅提高了集成电路的复杂度和性能，还为消费者提供了更低的成本。一个集成电路或芯片制造设施可能会花费数亿甚至数十亿美元。每个制造设施具有一定的晶圆吞吐量，而每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的各器件制造得更小，可以在每个晶圆上制造更多的器件，从而提高制造设施的产量。由于集成电路制造中所使用的每个工艺均具有限度，因此，将器件制造得更小是非常有挑战性的。换言之，给定的工艺通常仅降低到一定的特征尺寸，然后则需要改变该工艺或者器件布局。另外，由于器件需要越来越快的设计，包括测试局限的工艺存在于某些常规工艺和用于晶圆可靠性的测试过程。

仅仅作为一个示例，在铝金属层被用于第一代集成电路器件期间，铝金属层一直是所选择用于半导体器件的材料。选择铝是由于它提供了良好的导电性并且与半导体材料一起附于电介质材料。最近，铝金属层已部分地被铜互连所替代。铜互连已与低介电常数k的电介质材料一起使用以形成先进的常规半导体器件。与铝相比，铜具有改善的电阻值，使得信号高速传播通过铜互连。

由于器件越来越小且对于集成度的需求越来越高，铜和低k电介质材料的局限包括不期望的Cu相互之间的扩散以及Cu与多晶硅栅之间的扩散，扩散引起它们之间的桥接，当接上电压之后，容易发生击穿。

另外，经CMP后，由于层间介质很薄，容易引起Cu与多晶硅栅之间容易发生击穿，这也是影响铜后端可靠性故障以及电故障的元凶机制之一。

现有技术中监测金属与金属之间是否击穿的测试结构如图1所示，该测试结构100A至少包括形成于介质层中金属化层，所述金属化层包括第一梳状金属层101A和第二梳状金属层102A，所述第一梳状金属层101A和第二梳状金属层102A相互交叉且被介质层隔离开。还有一种测金属与金属间介质击穿的结构，如图2所示，该结构包括形成于介质层中金属化层，所述金属化层包括第一梳状金属层101A和第二梳状金属层102A，所述第一梳状金属层101A和第二梳状金属层102A相互交叉且被介质层隔离开，还包括插入在所述第一梳状金属层101A和第二梳状金属层102A之间的蛇形金属层103A。但是这两种结构只能监测金属和金属间的击穿，无法监控金属与多晶硅栅间的击穿，而金属和多晶硅栅之间击穿的监控也是保证可靠性的重要课题。

因此，提供一种新型的用来监控层间介质层击穿的测试结构实属必要。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种层间介质层击穿的测试结构，用于解决现有技术中的测试结构不能监控金属化层和栅极之间是否发生击穿的问题。

为实现上述目的及其他相关目的，本实用新型提供一种层间介质层击穿的测试结构，所述测试结构至少包括：

形成于介质层中金属化层，所述金属化层包括第一梳状金属层和第二梳状金属层，所述第一梳状金属层和第二梳状金属层相互交叉且被介质层隔离开；

形成于介质层中且与所述金属化层处于不同层的若干条平行排列的栅极，栅极的一端分别与一晶体管器件的栅极端电连；每一条栅极与第一梳状金属层、第二梳状金属层的交叉部分在垂直方向的投影均有重合点。

作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述金属化层还包括插入在所述第一梳状金属层和第二梳状金属层之间的蛇形金属层。

作为本实用新型层间介质层击穿的测试结构的一种优化的方案，每一条栅极与第一梳状金属层、第二梳状金属层以及蛇形金属层的交叉部分在垂直方向的投影均有重合点。

作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述金属化层均为铝金属或铜金属。

作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述栅极为多晶硅栅极。

作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述晶体管器件为NMOS或者PMOS。

作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述晶体管器件还包括源端和漏端。

作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述金属化层和栅极之间由介质层隔离开。