[实用新型]一种非易失性三维半导体存储器及其栅电极

说明书

技术领域

本实用新型属于微电子器件技术领域，更具体地，涉及一种非易失性三维半导体存储器的栅电极。

背景技术

为了满足高效及廉价的微电子产业的发展，半导体存储器需要具有更高的集成密度。高密度对于半导体产品成本的降低至关重要。对于传统的二维及平面半导体存储器，它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高掩膜工艺精度，集成密度的提升依旧是非常有限的。尤其是随着摩尔定律的发展，在22nm工艺节点以下，平面半导体存储器面临各类尺寸效应，散热等问题，亟需解决。

作为克服这种二维极限的替代，三维半导体存储器被提出。三维半导体存储器，需要具有可以获得更低制造成本的工艺，并且能够得到可靠的器件结构。在三维NAND(not and，非并)型存储器中，BiCS(Bit Cost Scalable)被认为是一种可以减少每一位单位面积的三维非易失性存储器技术。此项技术通过通孔和拴柱的设计来实现，并且在2007年的VLSI技术摘要年会中发表。在非易失性半导体存储器中采用BiCS技术后，不仅使得此存储器具有三维结构，并且使得数据存储位的减少与层架的堆叠层数成正比。但是由于此特殊的器件结构，现在此结构中仍有许多问题需要解决。

其中存在的问题主要体现在如何将存储单元同驱动电路相兼容。在BiCS的存储器中，尽管存储单元阵列被设计为三维结构，但是外围电路的设计仍然保持传统的二维结构设计。因此在此三维NAND存储器中，需连通至字线的栅层通过设计刻蚀成阶梯状台阶，再制备连接栅层和字线的栅电极结构。而此结构中，字线以及外围电路必须最后完成且占用面积较大，形成的结构在同位线和其他外围电路连接上存在一定问题。

为了解决上述问题，一系列专利针对此三维NAND结构进行改进，其中包括垂直栅结构的提出(VG-NAND)，在此专利中，不同于在BiCS中是沉积垂直平面方向的沟道材料，栅极材料为垂直平面方向，从而此栅电极可以直接从二维平面引出，与外围电路进行互联，且避免了需要制备连通的问题。但是此结构中在进行读写过程中存储单元的串扰问题相对严重。

实用新型内容

针对现有技术的缺陷，本实用新型的目的在于提供一种非易失性三维半导体存储器的栅电极，旨在解决现有技术中的存储单元的存在串扰的问题。

本实用新型提供了一种非易失性三维半导体存储器的栅电极，包括n个依次成阶梯状排列的第一栅电极单元、第二栅电极单元……第n栅电极单元，每个栅电极单元为柱状结构，由连通电极和包围在连通电极周围的绝缘侧壁构成；所述连通电极的上表面用于连接栅层，所述连通电极的下表面用于连接字线。

更进一步地，所述第一栅电极单元包括衬底，形成于所述衬底上的第一层绝缘层，n个通孔以及在具有n个通孔的第一层绝缘层上形成的第一层栅层；所述第二栅电极单元包括：形成于所述第一层栅层上的第二层绝缘层，(n-1)个通孔，以及在具有(n-1)个通孔的第二层绝缘层上形成的第二层栅层；所述第n栅电极单元包括：形成于所述第(n-1)层栅层上的第n层绝缘层，一个通孔，以及在具有一个通孔的第n层绝缘层上形成的第n层栅层。

更进一步地，所述第一层绝缘层、第二层绝缘层……和第n层绝缘层的材料相同，为二氧化硅、氮化硅或氮氧化硅。

本实用新型还提供了一种非易失性三维半导体存储器，包括：位线电极、字线电极、选通晶体管以及多个阵列分布的NAND存储串；每个NAND存储串至少包含两个存储单元；每层存储单元共用同一栅层，并且通过栅电极与字线选通；所述栅电极包括依次成阶梯状排列的第一栅电极单元、第二栅电极单元以及第n栅电极单元；所述第一栅电极单元包括衬底，形成于所述衬底上的第一层绝缘层，n个通孔以及在具有n个通孔的第一层绝缘层上形成的第一层栅层；所述第二栅电极单元包括：形成于所述第一层栅层上的第二层绝缘层，(n-1)个通孔，以及在具有(n-1)个通孔的第二层绝缘层上形成的第二层栅层；所述第n栅电极单元包括：形成于所述第(n-1)层栅层上的第n层绝缘层，一个通孔，以及在具有一个通孔的第n层绝缘层上形成的第n层栅层。

本实用新型采用此连通的栅电极结构；主体上与BiCS结构的三维存储结构对应，因此可以较好的避免NAND存储串扰问题。其次由于栅电极阶梯排布方向可以有效的减少三维NAND的整体面积，从而提高存储密度。同时，此新型的栅电极结构可以在衬底上预先制备好二维的外围电路结构，从而可以有效避免后期的外围电路制备对存储单元的影响，大大减少了工艺流程中引入的损害，提高了存储器的成品率。