[实用新型]一种乘除法器

说明书

技术领域

本实用新型涉及一种算术运算领域的关键电路实现，特别涉及在自动控制、数字信号处理、通信、视频和图像等领域的芯片设计中的高性能乘除法器及其实现方法。 

背景技术

在自动控制、数字信号处理、通信、视频和图像等方面的数据处理中经常会涉及到无符号或有符号的乘除法运算，但是乘除法运算的实现电路复杂，计算周期长，其性能的优劣直接影响着芯片的整体数据处理能力。为了提升芯片的性能，减轻CPU核的计算负担，有效的方法是在微控制器芯片或专用型芯片的内部专门设计用于乘除法及相关算术运算的协处理器或专用乘除法器电路。 

目前现有的除法算法有基于加减法操作的算法和采用乘法操作的算法。采用加减法操作的算法，其优点在于可以大大减少电路面积，不足之处在于计算速度慢。采用乘法操作的算法，速度相对较快，但是由于引入了乘法器，从而使电路的实现面积大大增加。在集成电路设计中，目前应用较广的主要是基于加减法操作的算法，其核心思想是通过移位和减法操作来完成除法运算。现有乘法器的实现方法主要是先生成部分积，然后将部分积相加得到乘积。 

公开号为CN1423189A的专利“一种除法器”利用减法器、移位加法器、比较器完成除法。然而，这种实现方法的不足在于每次移位和减法操作后只能获 得一位商，例如当N位除数A除以N位除数B时，需要执行N次迭代运算才能得到商。所以该方法计算速度慢，只能用在低速数据处理领域。公开号为CN101295237B的专利“求商和余数的高速除法器”利用超前借位减法、并行减法、一次求得多位商的技术实现求商和余数的运算。但是该实现方法也用到了移位器，比较器，以及三组超前借位减法器，电路实现复杂。 

一款有竞争力的集成电路芯片不仅要在功能与性能方面满足设计的需求，同时要以较小的硬件资源开销来换取低的生产成本，实现高性价比。因此，设计具有高的运算速度且硬件资源开销小的乘除法器就显得很有意义。 

实用新型内容

为了克服现有技术中存在的缺陷，满足设计需求，本实用新型提供一种用于芯片中的高性能乘除法器，可以实现任意位数无符号或有符号数除法运算和任意位数的无符号乘法运算。 

为了实现上述实用新型目的，本实用新型公开一种乘除法器，用于实现任意位数无符号或有符号数除法运算和任意位数的无符号乘法运算，该乘除法器包括：一数据预处理器，该数据预处理器与一第一操作数、一第二操作数、一乘除法运算选择信号以及一除法模式选择信号连接，根据该一乘除法运算选择信号以及一除法模式选择信号对该第一操作数、第二操作数进行处理，当该乘除法运算选择信号为除法时，该第一操作数、第二操作数分别作为除数和被除数；当该乘除法运算选择信号为乘法时，该第一操作数、第二操作数分别作为乘数和被乘数；一迭代运算单元，该迭代运算单元与该数据预处理器连接，用于根据该乘除法运算选择信号，进行余数补零及除数移位，或者进行乘数移位及被 乘数扩展；一除法运算单元，该除法运算单元与该迭代运算单元连接，用于生成一两位商和一余数；一乘法运算单元，该乘法运算单元与该迭代运算单元连接，用于生成一乘积结果；一运算控制计数器，该运算控制计数器与该迭代运算单元、除法运算单元、乘法运算单元连接，该运算控制计数器用于控制该迭代运算单元的运算位数及运算过程；一结果寄存器，该结果寄存器与该除法运算单元及乘法运算单元连接，用于存放该商、余数或乘积结果。 

更进一步地，当该乘除法运算选择信号为除法时，该数据预处理器对该第一操作数和第二操作数取绝对值，并生成一商符号位；当被除数为零时，产生一溢出标志；当该乘除法运算选择信号为乘法时，该数据预处理器作为一数据缓冲器。 

更进一步地，该结果寄存器包括第一寄存器和第二寄存器，该第一寄存器用于存放该商或该乘积结果的高位部分，该第二寄存器用于存放该余数或该乘积结果的低位部分。 

更进一步地，该运算控制计数器、除法运算单元以及乘法运算单元的时钟频率是该数据预处理器的m倍，m为自然数。 

更进一步地，该迭代运算单元包括一补零单元、移位单元以及一乘数扩展单元，该补零单元及移位单元与该除法运算单元连接，该移位单元与该乘数扩展单元与该乘法运算单元连接；当该乘除法运算选择信号为除法时，该补零单元根据商的位数对当前余数与第一级余数进行补0，产生两个补零结果；该移位单元根据该运算控制计数器的计数值，对新的除数或乘数进行两次左移位，产生两个移位结果；该乘数扩展单元根据用于根据运算控制计数器的计数值，取被乘数的两位，分别对被乘数的每一位数进行扩展，产生与乘数位数相同的两个扩展结果。