[实用新型]基于三输入保护门的抗辐射锁存器

说明书

技术领域

本实用新型涉及抗辐射集成电路设计领域，尤其设计使用二输入保护门和三输入保护门对时序电路进行加固，使其具有抵抗单粒子翻转(Single event upset，SEU)和多比特翻转(Multiple-bit upset，MBU)的能力的电路设计。具体讲，涉及一种基于三输入保护门的抗辐射锁存器。

背景技术

对于应用于空间环境中的数字电路，特别是时序电路，单粒子翻转的发生会严重影响芯片功能的正确性。现有的加固技术多数针对SEU，但是随着集成电路尺寸的减小以及芯片供电电压的下降，电路内部节点可以存储的关键电荷量大大减少，使MBU发生的几率逐步上升，从而影响电路的性能。

锁存器是电路中最常用到的存储单元，对于锁存器的加固尤为重要。常用的设计加固方法(Radiation Hardened-by Design,RHBD)有代码级加固和电路级加固还有版图级加固等。电路级加固方法例如经典的模组冗余，用三模冗余抵抗SEU，用五模冗余抵抗单粒子注入引起的双节点翻转。这种方法会大大增大电路面积，也就增大了电路延时和功耗。

发明内容

为克服现有技术的不足，本实用新型旨在提供一种能够抵抗多节点翻转的结构简单的锁存器。为此，本实用新型采用的技术方案是，基于三输入保护门的抗辐射锁存器，由6个传输门TG1～6，3个反相器INV1～3，3个二输入保护门DIG1～3和一个三输入保护门构成，有三路相同的输入信号分别对应输入到输入端D1、D2、D3，输入端D1、D2、D3分别依次对应通过传输门TG1、传输门TG2、传输门TG3送入对应的二输入保护门DIG1～3，输入信号经输入端D1、输入端D2作为二输入保护门DIG1的输入，二输入保护门DIG1的输出A经过反相器INV1和传输门TG4连至输入端D1；输入端D2、输入端D3作为二输入保护门DIG2的输入，二输入保护门DIG2的输出B经由反相器INV2和传输门TG5连至输入端D2；输入端D1、输入端D3作为二输入保护门DIG3的输入，二输入保护门DIG3的输出C经反相器INV3和TG6连至输入端D3；输出A、B、C作为三输入保护门TIG的输入信号，三输入保护门TIG输出为Q。

二输入保护门DIG结构为，使用两个PMOS管PM1和PM2串联，两个NMOS管NM1和NM2串联；PM1的源级接VDD，PM2的漏极接NM2的漏极，NM1的源级接GND，PM1和NM1的栅极作为一个输入A，PM2和NM2的栅极作为另一个输入B，PM2和NM2的漏极作为输出O。

三输入保护门TIG的结构为：使用三个PMOS管PM4、PM5、PM6串联，三个NMOS管NM4、NM5、NM6串联；PM4的源级接VDD，PM6的漏极接NM6的漏极，NM4的源级接GND，PM4和NM4的栅极作为一个输入A，PM5和NM5的栅极作为另一个输入B，PM6和NM6的栅极作为另一个输入C，PM6和NM6的漏极作为输出O。

电路中传输门所用晶体管采用最小尺寸，反相器的P管的宽度是最小宽度的2倍，来保证上升时间和下降时间的一致。DIG所用晶体管尺寸是反相器的2倍，TIG所用晶体管的尺寸是反相器的3倍。

本实用新型的技术特点及效果：

本实用新型是通过结构设计的手段对电路进行加固的，因此能够抵抗由于单个辐射粒子造成的不同阱中多个敏感节点的同时翻转，从而使锁存器的存储状态不会发生改变。

本实用新型使用晶体管数目较少，可以减小电路面积和功耗还有延迟时间。

附图说明

图1基于三输入保护门的抗辐射锁存器结构；

图2(a)DIG的晶体管级结构，(b)DIG的逻辑符号，(c)DIG的时序图；

图3(a)TIG的晶体管级结构，(b)TIG的逻辑符号，(c)TIG的时序图。

具体实施方式