[实用新型]一种改进型选择栅驱动电路

权利要求书

1.一种改进型选择栅驱动电路，包括第一信号端WELL、第二信号端VPPSG、第三信号端CHIPERASE、第四信号端VNNSG、译码器输出端XD和信号输出端SG；

以及通过栅极连接译码器输出端XD的第一NMOS管M1、第一PMOS管M2，所述第一NMOS管M1的漏极连接第一反向器I1的输入端和第二PMOS管M3的漏极；

所述第一反向器I1的输出端连接第二PMOS管M3的栅极和第三PMOS管M4的栅极；

所述第三PMOS管M4的源极连接第二信号端VPPSG，漏极连接信号输出端SG、第四NMOS管M8的栅极和第五NMOS管M9的漏极，衬底连接第一信号端WELL；

所述第一信号端WELL分别连接第四PMOS管M5的衬底、第四NMOS管M8的N阱和第五NMOS管M9的N阱，所述第四PMOS管M5的栅极接第三信号端CHIPERASE；

所述第五NMOS管M9的的源极与P阱相连，并且同时连接第四NMOS管M8的源极与P阱以及第四信号端VNNSG；

其特征在于，还包括有第二NMOS管M6和第三NMOS管M7；

所述第二NMOS管M6的漏极分别连接第四PMOS管M5的漏极、第三NMOS管M7的漏极和第五NMOS管M9的栅极，并且在连接节点处形成SGB节点，第二NMOS管M6的N阱连接第一信号端WELL，P阱连接第四信号端VNNSG，第二NMOS管M6的栅极连接第一NMOS管M1的漏极，第二NMOS管M6的源极连接第三NMOS管M7的源极；

所述第三NMOS管M7的N阱连接第一信号端WELL，P阱连接所述第四信号端VNNSG，第三NMOS管M7的源极连接第四NMOS管M8的漏极，第三NMOS管M7的栅极连接所以第三信号端CHIPERASE。

2.根据权利要求1所述的改进型选择栅驱动电路，其特征在于，所述第二NMOS管M6、第三NMOS管M7、第四NMOS管M8、第五NMOS管M9为三阱工艺高压NMOS管。

3.根据权利要求2所述的改进型选择栅驱动电路，其特征在于，所述三阱工艺高压NMOS管包括漏极端D，栅极端G，源极端S、PWI端和NWD端，其中PWI端连接P阱，PWI端经过一个寄生二极管与NWD端相连，NWD端接N阱。

4.根据权利要求1所述的改进型选择栅驱动电路，其特征在于，所述第三PMOS管M4和所述第四PMOS管M5为耐高压的PMOS管。

5.根据权利要求1所述的改进型选择栅驱动电路，其特征在于，该驱动电路根据各信号端电平变化包括编程状态、读取状态和擦除状态。