[实用新型]一种改进型选择栅驱动电路

说明书

技术领域

本实用新型涉及Flash存储器领域，具体涉及多栅极存储器的选择栅极驱动电路。 

背景技术

近年来，非易失性存储器适用于代码及数据存储等大量不同种类的应用中。特别地，Flash存储器在存储图像、声音、音乐和视频等的便携式应用中得到广泛使用。Flash存储器最经典的结构是Intel公司提出的ETOX单管结构，有效减小了存储单元的面积，但却带来了过擦除，位线串扰等一系列问题，不同于单管Flash结构，2-T Flash结构采用存储管与选择管串联的结构，通过选择管对阵列中不需要访问的存储单元进行彻底地关断。2-T结构抗位线串扰能力强，编程和擦除稳定性好，一般适用于对电压、功耗要求严格，但容量低、密度低的场合。2-T Flash结构存储单元中包括两个独立偏置的栅极（选择栅和控制栅），控制栅极耦合于控制栅极字线而选择栅极耦合于选择栅极字线。存储单元通过控制选择栅极字线和控制栅极字线来进行访问。为此，必须设计出符合要求并且性能优异的选择栅极字线驱动电路，使存储单元能够正确工作。 

在美国专利US005265052A中揭露了一种多电压选择的字线驱动电路，如图1所示，其优点是通过把PMOS隔离晶体管T1和T2的衬底和选择开关SW1的输出相连，使得PMOS晶体管T1和T2衬底和扩散区的PN结始终反偏实现了负压的产生。但这种交叉耦合的结构抗电路干扰的能力较差，电路稳定性不高，容易产生错误输出到字线。 

目前使用较多的选择栅驱动电路如图2所示，通过一个信号控制端CHIPERASE，以及三个电压输入端口WELL、VPPSG和VNNSG控制输出到SG端的电压。电压输入端口的正高压或负高压可以来自存储器内部的charge pump电路。其电本身存在一些缺陷。在读取状态时，SG端应该输出由电压输入端口VNNSG提供的负低压，而WELL和VPPSG端应输出高电平vdd，XD变为高电平后，M4管关断，SG从vdd下降到负低压，由于M6管没有一直关断，造成SGB端电压不稳定，影响了SG电压下降的速度，对存储器整体的读取速度产生了影响。在擦除状态时，CHIPERASE端接高电平vdd，导致M5管关断，SGB节点（M7管的栅极）浮置，影响电路的性能，易使SG端输出错误的电压。 

实用新型内容

本实用新型的目的在于克服现有技术存在的问题，提供一种改进型选择栅驱动电路。 

为实现上述技术目的，达到上述技术效果，本实用新型通过以下技术方案实现： 

一种改进型选择栅驱动电路，包括第一信号端WELL、第二信号端VPPSG、第三信号端CHIPERASE、第四信号端VNNSG、译码器输出端XD和信号输出端SG；

以及通过栅极连接译码器输出端XD的第一NMOS管M1、第一PMOS管M2，所述第一NMOS管M1的漏极连接第一反向器I1的输入端和第二PMOS管M3的漏极；

所述第一反向器I1的输出端连接第二PMOS管M3的栅极和第三PMOS管M4的栅极；

所述第三PMOS管M4的源极连接第二信号端VPPSG，漏极连接信号输出端SG、第四NMOS管M8的栅极和第五NMOS管M9的漏极，衬底连接第一信号端WELL；

所述第一信号端WELL分别连接第四PMOS管M5的衬底、第四NMOS管M8的N阱和第五NMOS管M9的N阱，所述第四PMOS管M5的栅极接第三信号端CHIPERASE；

所述第五NMOS管M9的的源极与P阱相连，并且同时连接第四NMOS管M8的源极与P阱以及第四信号端VNNSG；

其特征在于，还包括有第二NMOS管M6和第三NMOS管M7；

所述第二NMOS管M6的漏极分别连接第四PMOS管M5的漏极、第三NMOS管M7的漏极和第五NMOS管M9的栅极，并且在连接节点处形成SGB节点，第二NMOS管M6的N阱连接第一信号端WELL，P阱连接第四信号端VNNSG，第二NMOS管M6的栅极连接第一NMOS管M1的漏极，第二NMOS管M6的源极连接第三NMOS管M7的源极；

所述第三NMOS管M7的N阱连接第一信号端WELL，P阱连接所述第四信号端VNNSG，第三NMOS管M7的源极连接第四NMOS管M8的漏极，第三NMOS管M7的栅极连接所以第三信号端CHIPERASE。

进一步的，所述第二NMOS管M6、第三NMOS管M7、第四NMOS管M8、第五NMOS管M9为三阱工艺高压NMOS管。