[实用新型]一种延迟锁相环和占空比矫正电路

说明书

技术领域

本实用新型涉及一种延迟锁相环和占空比矫正电路。

背景技术

延迟锁相环(DLL)和占空比矫正电路(DCC)广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络。延迟锁相环DLL用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。占空比矫正电路DCC用于调整时钟的占空比(通常为50％)，使时钟的上升沿和下降沿都可用于采样数据，从而提高信号的传输速率。DLL和DCC经常会在各种应用系统中配合使用。

DLL电路工作原理：DLL由DLL延迟链、DLL鉴相器、DLL控制器和DLL反馈电路组成。

DLL的输入时钟经过延时链后产生DLL输出时钟，DLL输出时钟经过DLL反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至DLL鉴相器。DLL鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器根据比较结果调整可变延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时要求的输出时钟。

DCC电路工作原理：DCC电路由两个相同的延迟链(DCC延迟链1和DCC延迟链2)、DCC鉴相器、DCC控制器和上升沿触发电路组成。

DCC输入时钟通过两个相同的延迟链得到时钟360。DCC输入时钟和时钟360输入到DCC鉴相器，受DCC鉴相器输出和DCC控制器的控制，DCC延迟链1和DCC延迟链2会自动调整延迟时间，最终稳定到时钟360上升沿和输入时钟的下个周期上升沿对齐。达到稳态之后，由于输入时钟的上升沿和时钟360的上升沿相差一个周期(t_clk)，故可知DCC延迟链1的输出时钟(时钟180)的上升沿必然和输入时钟的上升沿相差半个周期。这样，DCC输入时钟和时钟180经过上升沿触发电路后，便可得到一个占空比50％的输出时钟信号。

传统的DLL和DCC电路通常有以下两种结构，第一种结构为输入时钟首先输入DLL，DLL输出时钟作为DCC输入时钟，DCC输出时钟作为最终输出时钟，如图1所示。

工作原理：输入时钟首先经过DLL电路进行时钟同步，然后通过DCC电路完成占空比矫正，输出50％占空比的同步时钟。

存在缺点：在此结构中，DLL和DCC的输出时钟占空比为50％。但由于在高频时候，输入时钟需要经过较长的DLL延时链和DLL反馈电路，时钟会在此段路径中出现占空比失真甚至丢失现象，所以此结构对整个DLL和DCC的输入时钟的最小脉冲要求较为严格，即电路受输入时钟占空比的限制较大。

第二种结构为输入时钟首先输入DCC，DCC输出时钟作为DLL输入时钟，DLL输出时钟作为最终输出时钟，具体如图2所示。

工作原理：输入时钟首先通过DCC电路完成时钟占空比矫正，再经过DLL电路进行时钟同步，输出50％占空比的同步时钟。

存在的缺点：在此结构中，由于输入时钟首先经过了占空比矫正，故当时钟传入至DLL电路时不再受输入时钟占空比的限制。但由于后面DLL电路的延迟链对时钟的传输会产生占空比失真，故整个DLL&DCC电路的输出时钟不再能保证为理想的50％占空比。

可见，传统的DLL和DCC电路由于结构的影响，存在两个问题，受输入最小脉冲的限制，或输出占空比不能精确到50％。本实用新型提出了一种新的DLL和DCC电路结构，在传统电路的结构的基础上进行了改进，使电路可以很好的同时克服上面的两个问题。

发明内容

为了解决现有的DLL和DCC电路存在受输入最小脉冲的限制，或输出占空比不能精确到50％的技术问题，本实用新型提供一种延迟锁相环和占空比矫正电路。

本实用新型的技术解决方案为：

一种延迟锁相环和占空比矫正电路，其特殊之处在于：包括

第一占空比矫正电路DCC1：DCC输入时钟的占空比进行矫正后输出DCC输出时钟；

延迟锁相环DLL：接收DCC输出时钟作为DLL输入时钟进行时钟同步后输出DLL输出时钟；

以及第二占空比矫正电路DCC2：接收DLL输出时钟作为DCC2输入时钟进行占空比矫正后输出DCC2输出时钟。