[实用新型]低功耗同步时序数字电路芯片

权利要求书

1.一种低功耗同步时序数字电路芯片，它包括时钟树(3)、时钟信号驱动单元(4)、多个寄存器(5)和多个组合逻辑电路单元(8)，所述时钟树(3)包括源头时钟单元(3.1)、多个对应的节点时钟单元(3.2)和多个对应的末端时钟单元(3.3)，所述每个寄存器(5)连接对应的组合逻辑电路单元(8)，其特征在于：它还包括高电压电源(1)、低电压电源(2)、高电平至低电平转换器(6)和多个低电平至高电平转换器(7)，所述高电压电源(1)的输出端分别连接时钟信号驱动单元(4)的供电端、高电平至低电平转换器(6)的高压电源供电端、各个低电平至高电平转换器(7)的高压电源供电端、各个寄存器(5)的供电端和各个组合逻辑电路单元(8)的供电端，所述低电压电源(2)的输出端分别连接源头时钟单元(3.1)的供电端、各个节点时钟单元(3.2)的供电端、各个末端时钟单元(3.3)的供电端、高电平至低电平转换器(6)的低压电源供电端、各个低电平至高电平转换器(7)的低压电源供电端，所述时钟信号驱动单元(4)的时钟信号输出端通过高电平至低电平转换器(6)连接时钟树(3)中源头时钟单元(3.1)的时钟信号输入端，所述时钟树(3)中各个末端时钟单元(3.3)的时钟信号输出端通过对应的低电平至高电平转换器(7)连接对应寄存器(5)的时钟信号输入端。

2.根据权利要求1所述的低功耗同步时序数字电路芯片，其特征在于：所述时钟树(3)中源头时钟单元(3.1)的时钟信号输出端连接第一层的各个节点时钟单元(3.2)的时钟信号输入端，所述第一层的各个节点时钟单元(3.2)的时钟信号输出端连接下一层对应的节点时钟单元(3.2)的时钟信号输入端，最后一层的各个节点时钟单元(3.2)的时钟信号输出端连接对应末端时钟单元(3.3)的信号输入端。

3.根据权利要求1或2所述的低功耗同步时序数字电路芯片， 其特征在于：所述低电压电源(2)的供电电压为高电压电源(1)供电电压的55～65％。

4.根据权利要求2所述的低功耗同步时序数字电路芯片，其特征在于：所述源头时钟单元(3.1)、各个节点时钟单元(3.2)和各个末端时钟单元(3.3)均为缓冲器(3a)。

5.根据权利要求2所述的低功耗同步时序数字电路芯片，其特征在于：所述源头时钟单元(3.1)、各个节点时钟单元(3.2)和各个末端时钟单元(3.3)均由两个反相器(3b)组成，其中，第一个反相器(3b)的信号输出端连接第二个反相器(3b)的信号输入端。

6.根据权利要求4所述的低功耗同步时序数字电路芯片，其特征在于：所述缓冲器(3a)为电压阈值范围为0.2～0.4V的晶体管。

7.根据权利要求5所述的低功耗同步时序数字电路芯片，其特征在于：所述反相器(3b)为电压阈值范围为0.2～0.4V的晶体管。