[实用新型]低功耗同步时序数字电路芯片

说明书

技术领域

本实用新型涉及低功耗芯片设计技术领域，具体地指一种低功耗同步时序数字电路芯片。

背景技术

当前的集成电路大多数是CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺的同步时序数字电路芯片，这种芯片中必然包含有时钟信号。目前，CMOS数字电路芯片的规模越来越大，速度越来越快，芯片的功耗自然越来越高，在很多应用领域中，功耗已经成为首要考虑因素或制约因素。当数字电路芯片规模越大频率越快，其中的时钟树的结构就变得越来越庞大和复杂，所以时钟树上消耗的功耗占芯片总功耗的比例越来越高，一些数据显示，时钟树消耗的功耗占到芯片总功耗的30～50％。一般来说，数字电路芯片包括时钟树、寄存器和组合逻辑电路单元(完成逻辑计算、操作的功能。由最基本的“与门”电路、“或门”电路和“非门”等基础电路单元组成)这三大部分。当前一般的芯片设计中，他们均采用同一个供电电源进行供电。对于这种数字电路芯片，技术人员一般采用降低供电电压或根据需要动态降低频率的方式来节省功耗，但是这些方案也同时降低了芯片的性能即频率。

实用新型内容

本实用新型的目的就是要提供一种低功耗同步时序数字电路芯片，该芯片能在保证芯片频率性能不变的前提下大幅降低功耗。

为实现此目的，本实用新型所设计的低功耗同步时序数字电路芯片，它包括时钟树、时钟信号驱动单元、多个寄存器和多个组合逻辑电路单元，所述时钟树包括源头时钟单元、多个对应的节点时钟单元和多个对应的末端时钟单元，所述每个寄存器连接对应的组合逻辑电路单元，其特征在于：它还包括高电压电源、低电压电源、高电平至低电平转换器和多个低电平至高电平转换器，所述高电压电源的输出端分别连接时钟信号驱动单元的供电端、高电平至低电平转换器的高压电源供电端、各个低电平至高电平转换器的高压电源供电端、各个寄存器的供电端和各个组合逻辑电路单元的供电端，所述低电压电源的输出端分别连接源头时钟单元的供电端、各个节点时钟单元的供电端、各个末端时钟单元的供电端、高电平至低电平转换器的低压电源供电端、各个低电平至高电平转换器的低压电源供电端，所述时钟信号驱动单元的时钟信号输出端通过高电平至低电平转换器连接时钟树中源头时钟单元的时钟信号输入端，所述时钟树中各个末端时钟单元的时钟信号输出端通过对应的低电平至高电平转换器连接对应寄存器的时钟信号输入端。

本实用新型的原理为：

CMOS数字电路功耗的基本原理为P＝a*F*V²，其中，P是功耗，a为信号的翻转率，F为信号的频率，V为信号的电压。如果降低一些电压，可以很大程度地降低功耗。事实上，V也可以理解为信号的翻转高度，在CMOS电路设计领域里面，某个电路单元的信号翻转高度基本就是其供电电压的高度。如果降低电压，那么信号的翻转高度就降低了。对于时钟信号来说，信号的翻转率a很高，每个时钟周期，它需要翻转两次，这项无法降低。信号的频率F是芯片的工作频率，虽然有一些技术可以根据需要动态地降低频率来节省功耗，但是同时芯片的性能也降低了。另外有一些技术降低芯片的整体电压，但是芯片整体降低电压的话，芯片的速度会严重变慢，性能严重降低。本实用新型采用高低两个供电电源对芯片供电，其中，低电压电源向时钟树结构供电，高电压电源向寄存器和组合逻辑电路单元供电，配合以电平转换器来转换合适的信号电平。当芯片需要工作在性能较高的时候(即频率较高的时候)寄存器和组合电路部分需要施加高电压才能够速度够快，由于在本实用新型中，时钟树采用了低电压供电，这部分的功耗可以大幅度降低，所以芯片的总体功耗比传统方法要低。另外，若芯片中寄存器和组合电路的供电电压降低的时候，时钟树部分的供电电压还可以再继续降低一些，只要在安全工作的范围内芯片工作正常，那么总体功耗可以比传统方法更低。本实用新型通过上述设计实现了在保证芯片性能不变的前提下大幅降低芯片的功耗,有利于CMOS数字电路芯片的设计和使用。

附图说明

图1为本实用新型的结构框图；

图2为本实用新型中各个时钟单元为缓冲器(buffer)时的结构框图；

图3为本实用新型中各个时钟单元为反相器(inverter)时的结构框图；

图4为本实用新型中基准摆幅的方波时钟信号和低摆幅的方波时钟信号的幅度对比示意图。

图5为本实用新型中电源网结构示意图。