[实用新型]一种具有单层多晶的EEPROM

说明书

技术领域

本实用新型涉及一种EEPROM，尤其是一种具有单层多晶的EEPROM，属于半导体的技术领域。

背景技术

EEPROM是现代电子产品中不可缺少的电子元器件。目前，EEPROM存储器是采用E方工艺加工制备的得到，EEPROM的存储单元通常是采用双层的多晶硅半导体工艺制备，工艺的研发和制作过程复杂，通常需要几年的时间来研发一个半导体的工艺节点。

此外，对于一个EEPROM的芯片架构中，对于EEPROM的编程或擦除需要18V或以上的电压来进行操作，这样外围线路相对应的需要高压晶体管来产生或承受上述的操作电压。对于上述产生或承受高压的晶体管而言，相对应的半导体工艺制程需要多上好几层，因此，会导致工艺的成本上升且难度增加，难以适应对于EEPROM的发展需求。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种具有单层多晶的EEPROM，其结构紧凑，降低加工成本以及工艺复杂度，操作方便，安全可靠。

按照本实用新型提供的技术方案，所述具有多层单晶的EEPROM，包括半导体基板；在所述半导体基板内的上部设置若干用于数据存储的存储单元，所述存储单元包括控制电容、PMOS编程晶体管以及与所述PMOS编程晶体管串联的PMOS选择晶体管；控制电容通过半导体基板内的隔离介质与PMOS编程晶体管以及PMOS选择晶体管相隔离；

所述控制电容包括位于半导体基板内的P型阱区以及位于所述P型阱区上方的浮栅电极，所述浮栅电极与第一P型阱区间设置有浮栅氧化层，所述浮栅氧化层以及浮栅电极还部分覆盖P型阱区内的第一P+区域；

所述PMOS编程晶体管以及PMOS选择晶体管均位于半导体基板内的N型阱区内，所述N型阱区通过隔离介质与P型阱区隔离；PMOS编程晶体管包括位于N型阱区上部的第二P+区域以及第四P+区域；控制电容上的浮栅电极延伸至PMOS编程晶体管上方并通过编程氧化层部分覆盖在第二P+区域以及第四P+区域的上方；

所述PMOS选择晶体管包括位于N型阱区上部的第二P+区域以及第三P+区域，所述第二P+区域以及第三P+区域上方设置字线电极，所述字线电极通过下方的选择氧化层部分覆盖在第二P+区域以及第三P+区域上。

所述浮栅电极与字线电极均为P导电类型的导电多晶硅，且浮栅电极与字线电极为同一工艺制造层。

所述浮栅氧化层、选择氧化层以及编程氧化层均为二氧化硅层，且浮栅氧化层、选择氧化层以及编程氧化层为同一工艺制造层。

所述隔离介质的材料为二氧化硅；在半导体基板内具有N导电类型深阱，所述P型阱区以及N型阱区均位于N导电类型深阱的正上方，且P型阱区的底部以及N型阱区的底部均邻接N导电类型深阱。

本实用新型的优点：EEPROM包括控制电容，且PMOS编程晶体管与PMOS选择晶体管相串联，控制电容上的浮栅电极延伸至PMOS编程晶体管上，以实现控制电容串接在PMOS编程晶体管的栅极端，浮栅电极与字线电极为同一工艺制造层，通过单层的多晶能形成所需的EEPROM，结构紧凑，降低加工成本以及工艺复杂度，操作方便，安全可靠。

附图说明

图1为本实用新型的等效电路图。

图2为本实用新型的平面图。

图3为图2的A-A剖视图。

图4为图2的B-B剖视图。

图5为图2的C-C剖视图。

图6~图13为本实用新型的具体实施工艺步骤剖视图。

图6为本实用新型得到N导电类型深阱后的剖视图。

图7为本实用新型得到N型阱区后的剖视图。

图8为本实用新型得到P型阱区后的剖视图。

图9为本实用新型得到隔离介质后的剖视图。

图10为本实用新型得到P+区域后的剖视图。

图11为本实用新型得到基板氧化层后的剖视图。

图12为本实用新型得到电极层后的剖视图。

图13为本实用新型得到控制电容、PMOS编程晶体管以及PMOS选择晶体管后的剖视图。