[发明专利]锁相回路锁定指示器

说明书

一种用于锁相回路的锁定检测电路，其包含电路，所述电路经配置以从一或多个相位检测器接收第一向上及向下输出及第二向上及向下输出，且经配置以从所述第一向上及向下输出及所述第二向上及向下输出确定所述锁相回路被锁定到参考时钟的程度。

相关申请案的交叉参考

本申请案主张2013年2月22日申请的第61/767,980号美国临时申请案的权益，所述临时申请案的全部内容宛如全文陈述般以引用的方式并入本文中。

技术领域

本发明涉及锁相回路，且特定来说，涉及锁相回路锁定指示器。

背景技术

锁相回路(PLL)电路为产生输出信号(其相位相对于输入参考信号的相位为恒定)的反馈系统。除了同步信号之外，锁相回路可产生频率，所述频率为输入频率的倍数。

举例来说，图1中展示典型的PLL电路100。PLL 100包含相位检测器(PFD)102、电荷泵104、回路滤波器106及VCO 108。相位检测器102将所述输入信号与反馈信号作比较。PFD102检测参考信号Fref与反馈信号之间的相位及频率中的差异并基于所述反馈频率滞后于还是领先于所述参考频率而产生“向上”U或“向下”D控制信号。这些“向上”或“向下”控制信号分别确定VCO 108需要以较高还是较低频率操作。

PFD 102将这些“向上”及“向下”信号输出到电荷泵104。如果电荷泵104接收到向上信号，那么将电流驱动到回路滤波器106中。相反地，如果其接收到向下信号，那么从回路滤波器106汲取电流。

回路滤波器106将这些信号转换为用以偏置VCO 108的控制电压。基于所述控制电压，VCO 108以较高或较低的频率振荡，此影响反馈时钟的相位及频率。如果PFD 102产生向上信号，那么所述VCO频率增加。向下信号降低所述VCO频率。一旦所述参考时钟与所述反馈时钟具有相同的相位及频率，VCO 108就稳定下来。回路滤波器106通过从电荷泵消除短时脉冲波干扰(glitch)且防止电压过冲来过滤掉抖动。

在一些实施方案中，在反馈路径中提供分频器110。负反馈迫使从相位检测器102输出的误差信号接近零。此刻，反馈分频器输出110及所述参考频率处于相位及频率锁定(即，对准)，PLL被认为处于锁定状态。

PLL电路常常用于集成处理器及微控制器中以提供内部系统时钟。可使用外部或内部时钟确定组件(例如，晶体或RC(电阻器-电容器)组件)。所述晶体可具有相对低的振荡频率且使用所述PLL电路以使此基础频率加倍到用于提供内部高频率系统时钟的基础频率的倍数。然而，当电路通电时，PLL电路并非立即稳定。

在一些应用中，希望了解PLL何时锁定(稳定)。根据常规的锁定检测器，PLL经由使用计数器(一个在输入时钟上且一个在反馈时钟上)且检查所述两个计数器具有相同的计数来确定为锁定。然而，在许多情况中，漏掉一个计数对于锁定是十分宽松的准则；所要的锁定比其严格的多。

发明内容

根据一些实施例，提供电路以指示锁相回路(PLL)的输出信号的划分缩小版本何时具有足够接近输入参考时钟信号的频率的频率，其中所述电路评估PLL相频检测器(PFD)的输出信号以确立所述PLL被锁定到所述输入参考时钟的程度。