[发明专利]锁相回路和用于操作该锁相回路的方法

权利要求书

1.一种锁相回路(PLL)，包括：

相位频率检测器(PFD)，其适于接收反馈时钟(SYSCLK)和参考时钟(REFCLK)，并且适于响应于在所述反馈时钟和所述参考时钟之间的相位和/或频率差，提供用于控制受控振荡器(VCO)的振荡频率的UP脉冲和DOWN脉冲；

第一电荷泵(CP1)，其适于从所述相位频率检测器(PFD)接收所述UP脉冲和DOWN脉冲，其中所述第一电荷泵(CP1)进一步适于响应于来自所述相位频率检测器(PFD)的所述UP脉冲和DOWN脉冲，向所述受控振荡器(VCO)的第一控制输入(PROP)提供第一模拟控制信号，以控制其振荡频率，

第二电荷泵(CP2)，其适于从所述相位频率检测器(PFD)接收所述UP脉冲和DOWN脉冲，其中所述第二电荷泵(CP2)进一步适于向控制级(DCONT)提供与来自所述相位频率检测器(PFD)的所述UP脉冲和DOWN脉冲对应的第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)；

所述控制级(DCONT)，其适于响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)，向所述受控振荡器(VCO)的第二控制输入(VSUP)提供第二模拟控制信号(D)，以控制其振荡频率；

所述受控振荡器(VCO)，其适于响应于在所述第一控制输入(PROP)处接收的所述第一模拟控制信号(ICH)和至所述第二控制输入(VSUP)的所述第二模拟控制信号(D)，输出具有所需振荡频率的输出信号(OUTVCO)；以及

反馈回路，其适于向所述相位频率检测器(PFD)的输入反馈所述受控振荡器(VCO)的输出信号(OUTVCO)作为所述反馈时钟(SYSCLOCK)；

其中所述控制级(DCONT)包括多个存储元件(S1、S2)、计数器和数模转换器(DAC)；

其中所述控制级(DCONT)适于在相应循环中并且分别响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)，对每个所述存储元件连续充电和复位，或放电和复位；

其中所述计数器适于分别响应于由所述存储元件(S1、S2)执行的充电循环或放电循环数，来增加或降低其计数器值；

其中所述数模转换器(DAC)适于将所述计数器的计数器值转换成控制电流；并且

其中所述控制级(DCONT)适于向所述受控振荡器(VCO)提供叠加有表示相应存储元件的相应充电/放电状态的电流的所述数模转换器的控制电流，作为到所述第二控制输入(VSUP)的所述第二模拟控制信号(D)。

2.根据权利要求1所述的锁相回路，其中所述控制级(DCONT)包括两个存储元件(S1、S2)。

3.根据权利要求1所述的锁相回路，其中每个所述存储元件(S1、S2)包括电容器(Cs1、Cs2)，其分别响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)而被充电或放电。

4.根据权利要求3所述的锁相回路，其中表示相应一个所述存储元件的相应充电/放电状态的电流代表在所述存储元件的相应电容器(Cs1、Cs2)上存储的电流。

5.根据权利要求3所述的锁相回路，其中每个所述存储元件(S1、S2)适于将输出信号(OUT)作为输入信号(IN)提供至相应的另一个存储元件(S2、S1)，其中通过一个所述存储元件断言所述输出信号(OUT)使接收所述输出信号(OUT)作为所述输入信号(IN)的另一个存储元件分别开始对其电容器(Cs1、Cs2)充电、放电。

6.根据权利要求1所述的锁相回路，其中存在低电位阈值电平、高电位阈值电平，以及在所述低电位阈值电平和所述高电位阈值电平之间的中间电位阈值电平。

7.根据权利要求6所述的锁相回路，其中当其电容器被充电或放电到所述中间电位阈值电平时，存储元件适于断言所述输出信号(OUT)。