[发明专利]锁相回路和用于操作该锁相回路的方法

说明书

本发明一般涉及锁相回路(PLL)，并且更具体地涉及超低带宽锁相回路。本发明可以例如在实现锁相回路的集成电路或用于操作锁相回路的方法中实施。本发明提供具有仅使用两个存储单元、计数器和数模(DAC)转换器的控制级的PLL。与使用存储单元的现有技术PLL相比，本发明的控制级的配置减少了用于缩小的PLL所需的芯片面积。本发明进一步提出用于PLL并且实现PLL的PVT补偿机制，该PLL在其频率响应中具有更低的峰值，这导致更好的停息响应。

技术领域

本申请一般涉及锁相回路(PLL)，并且更具体地涉及超低带宽锁相回路。

背景技术

锁相回路通常配备有受控振荡器，例如电压受控振荡器(VCO)。VCO在反馈回路中耦合以便从低频率参考时钟生成高频率时钟。该参考时钟是更低的频率，因为它更容易在更低的频率处生成各种稳定和精确的时钟信号。根据现有技术的锁相回路示例在图1中示出。存在VCO、相位频率检测器PFD、电荷泵、分频器DIV和补偿电容器C1、包括电阻器R和电容器C2的积分模拟元件。相位频率检测器PFD比较参考时钟REFCLK的相位与具有基本上相同时钟频率的反馈时钟信号SYSCLK的相位。反馈时钟信号SYSCLK是由PLL输出并且由分频器DIV分频的时钟信号PLLOUT。如果反馈时钟信号SYSCLK的频率或相位与参考时钟信号REFCLK的相位或频率不同，则电荷泵CP施加信号给VCO以便增大或减小VCO的输出信号PLLOUT的相位或频率。由电荷泵发出的信号ICH是在参考时钟REFCLK和反馈时钟信号SYSCLK之间差的函数。

VCO可以实现为环形振荡器。环形振荡器拓扑结构提供了一系列级联延迟级(一般为反相器)。来自最后一个延迟级的输出信号被反馈回到第一延迟级的输入。通过级联级(包括系统内信号的任何净反转)的总延迟被设计为满足持续振荡的标准。通常每个延迟级具有由独立输入支配的可变延迟。VCO的振荡频率然后由该输入信号控制，以便改变级延迟。用于环形振荡器的振荡频率可以在宽范围内调谐为例如VCO额定中心频率的20％至50％。

为了遵守REFCLK信号的非常低的频率，PLL必须具有非常低的带宽。具有这种低带宽的PLL需要外部组件(诸如大电容器)，并且还消耗大量的电力。然而，在手持和移动装置中使用的集成电路要求低功耗和较少数量的外部元件，同时使用尽可能少的芯片面积。实现这样低带宽PLL的替代方法例如在公开的德国专利申请DE 10 2010 048 584和2011年9月29日提交的欧洲专利申请EP 11 183 369.5中描述。在后一专利申请中，所描述的PLL使用半数字存储单元，其中一组N个半数字存储单元和4个电容器使用少得多的芯片面积替换回路滤波器电容器C。

发明内容

本发明的另一个一般目的是提供可构建在相对小管芯上的低带宽PLL。本发明的另一个一般目的是提供一种PLL，其需要比根据现有技术的PLL较少的外部组件，并消耗更少的功率。本发明的另外一般目的是提供具有较低峰值的低带宽PLL。本发明的另一个目的是提供用于PLL的更好工艺补偿。

在本发明的第一方面，锁相回路被提供有仅使用两个存储单元、计数器和数模(DAC)转换器的控制级。与例如在欧洲专利申请EP 11 183 369.5或公开的德国专利申请DE10 2010 048 584中描述的PLL相比，PLL控制级的这种配置进一步减少PLL所需的芯片面积，因为电容器的数量以及存储单元的数量可以减少。在仅使用两个存储单元(和两个存储电容)的示例实现中，并与其中存储单元共享四个电容的在欧洲专利申请EP 11 183 369.5中描述的示例比较，在PLL控制级中的组件减少可能占整个芯片面积中20％的减少。