[发明专利]集成时钟差分缓冲

权利要求书

1.一种集成时钟差分缓冲器，包括：

第一锁相环PLL电路，具有第一时钟比并耦合以接收输入差分时钟信号，所述第一锁相环PLL电路用于生成第一参考时钟信号；

第二锁相环PLL电路，具有第二时钟比并耦合以接收所述输入差分时钟信号，所述第二锁相环PLL电路用于生成第二参考时钟信号；

第一组时钟信号输出缓冲器，耦合以接收所述第一参考时钟信号并提供对应于所述第一参考时钟信号的第一差分参考时钟信号；

第二组时钟信号输出缓冲器，耦合以接收所述第二参考时钟信号并提供对应于所述第二参考时钟信号的第二差分参考时钟信号；

其中所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在集成电路封装中，所述集成电路封装还具有用于接收所述第一差分参考时钟信号的第一管芯和用于接收所述第二差分参考时钟信号的第二管芯。

2.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一时钟比为1:1并且所述第二时钟比为1:2。

3.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一管芯包括在所述第一管芯上的处理核，所述处理核具有多个差分参考时钟信号入口，其中所述差分参考时钟信号入口中的每一个与相应的时钟信号输出缓冲器耦合。

4.如权利要求3所述的集成时钟差分缓冲器，其特征在于，所述第二管芯包括与所述处理核耦合的伴随管芯，所述伴随管芯具有多个差分参考时钟信号入口，其中所述差分参考时钟信号入口中的每一个与相应的时钟信号输出缓冲器耦合。

5.如权利要求3所述的集成时钟差分缓冲器，其特征在于，所述处理核利用外围部件互连PCI兼容协议进行通信。

6.如权利要求5所述的集成时钟差分缓冲器，其特征在于，所述外围部件互连PCI兼容协议包括快速外围部件互连PCIe兼容协议。

7.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在所述集成电路封装中并位于热耦合至所述第一管芯和所述第二管芯的热沉的热沉覆盖区域之外。

8.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在所述集成电路封装中并且在用于容纳所述第一管芯和所述第二管芯的插槽的插槽腔中。

9.一种计算系统，包括集成电路管芯，所述集成电路管芯具有：第一锁相环PLL电路，具有第一时钟比并耦合以接收输入差分时钟信号，所述第一锁相环PLL电路用于生成第一参考时钟信号；第二锁相环PLL电路，具有第二时钟比并耦合以接收所述输入差分时钟信号，所述第二锁相环PLL电路用于生成第二参考时钟信号；第一组时钟信号输出缓冲器，耦合以接收所述第一参考时钟信号并提供对应于所述第一参考时钟信号的第一差分参考时钟信号；第二组时钟信号输出缓冲器，耦合以接收第二参考时钟信号并提供对应于所述第二参考时钟信号的第二差分参考时钟信号；以及接口，用于接收触摸感应输入，其中所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在集成电路封装中，所述集成电路封装还具有用于接收所述第一差分参考时钟信号的第一管芯和用于接收所述第二差分参考时钟信号的第二管芯。

10.如权利要求9所述的计算系统，其特征在于，所述第一时钟比为1:1并且所述第二时钟比为1:2。

11.如权利要求9所述的计算系统，其特征在于，所述第一管芯包括在所述第一管芯上的处理核，所述处理核具有多个差分参考时钟信号入口，其中所述差分参考时钟信号入口中的每一个与相应的时钟信号输出缓冲器耦合。