[发明专利]集成时钟差分缓冲

说明书

具有第一时钟比的第一锁相环(PLL)电路被耦合以接收输入差分时钟信号并生成第一参考时钟信号。具有第二时钟比的第二PLL电路被耦合以接收输入差分时钟信号并生成第二参考时钟信号。第一组时钟信号输出缓冲器被耦合以接收第一参考时钟信号并提供对应的第一差分参考时钟信号。第二组时钟信号输出缓冲器被耦合以接收第二参考时钟信号并提供第二差分参考时钟信号。第一和第二PLL电路、和第一和第二组输出缓冲器驻留在集成电路封装中，该集成电路封装具有管芯以接收至少第一差分参考时钟信号。

优先权

本申请要求2013年6月27日提交的Choupin Huang、Vijaya K.Boddu、StephanRusu和Nicholas B.Peterson的题为“INTEGRATED CLOCK DIFFERENTIAL BUFFERING(集成时钟差分缓冲)”的美国专利申请No.13/929,164的优先权，该申请的全部内容通过引用结合于此；并进一步要求2013年3月15日提交的Choupin Huang、Vijaya K.Boddu、StephanRusu和Nicholas B.Peterson的题为“CLOCK DIFFERENTIAL BUFFERING(时钟差分缓冲)”的美国临时专利申请No.61/799,748的优先权，该申请的全部内容通过引用结合于此。

技术领域

本发明的实施例涉及用于时钟信号缓冲的技术。更具体地，本发明的实施例涉及用于将时钟信号提供至高度集成的电路的技术。

背景

随着增加的集成和/或增加的输入/输出(I/O)需求，到处理器管芯入口的参考时钟信号的数量增加。一个方法在于提供附加的外部时钟信号，但由于差分时钟信号和增加的参考时钟需求，引脚的数量和增加的布线复杂度可能很快变得不切实际。

附图说明

本发明的各实施例在各附图中是以示例方式而非限定方式示出的，在附图中相同的附图标记指代相同的要素。

图1是采用完全集成的时钟差分缓冲器(FICDB)的处理器时钟解决方案的一个实施例的框图。

图2是完全集成的时钟差分缓冲器(FICDB)的一个实施例的框图。

图3A是在集成电路封装中并位于热沉覆盖区域之外的FICDB的概念图。

图3B是在集成电路封装中并位于热沉覆盖区域之内的FICDB的概念图。

图4是在插槽腔(socket cavity)中的集成电路封装中的FICDB的概念图。

图5示出了包括外围组件快速互连(PCIe)兼容架构的计算系统的实施例。

图6示出包括分层堆栈的PCIe兼容互连架构的实施例。

图7示出了在互连架构中生成或接收的PCIe兼容请求或分组的实施例。

图8示出了PCIe兼容互连架构的发射器和接收器对的实施例。

图9示出计算系统的框图的实施例。

图10示出计算系统的框图的另一实施例。

图11示出计算系统的框图的另一实施例。

详细描述

在以下描述中，陈述了多个具体细节。然而，本发明的各实施例可以在没有这些具体细节的情况下实施。在其他实例中，未详细示出公知的电路、结构以及技术，以免使对本描述的理解模糊。