[发明专利]用于垂直NAND性能增强和垂直缩放的局部埋入沟道电介质

说明书

技术领域

本文中所述技术的实施例涉及半导体制造。具体地说，本文中公开的主题涉及制造垂直NAND串。

背景技术

与具有单晶硅沟道的常规平面NAND串架构相比，包括多晶硅沟道的垂直NAND串可将几种有害影响引入制造/操作过程中。例如，对于垂直NAND串的一个操作挑战涉及在编程操作期间在被抑制的支柱上保持升高的沟道电压。沟道材料的局部间隙状态缺陷可引入在与程序抑制串上的选择栅漏极相邻的串的边缘出现的速率限制的沟道升压电压损失机制，该机制可能对实现垂直NAND串的阵列的编程操作要求造成严重限制。在标准NAND操作条件下使用非晶的沟道材料（例如，多晶硅）时，电压损失机制可能是不可避免的。

附图说明

在附图中，本文中公开的实施例以示例方式而不是限制方式示出，并且附图中，相似的标号表示类似的元素，以及其中：

图1A示出用于垂直NAND串的常规配置的侧横截面视图；

图1B示出如在图1A中线条A-A'处所看到的单独NAND单元的横截面视图；

图1C示出垂直NAND串的示意图，其中只示出两个单独的NAND单元；

图2A和2B分别示出根据本文中公开的主题的实施例的垂直NAND串的第一和第二示范实施例的侧横截面视图；

图3示出用于图1A的垂直NAND串的常规架构，其指示沿支柱的方向的电场梯度和沟道体积处在或接近最大值的区域。

图4示出根据本文中公开的主题的实施例，用于由局部沟道电介质提供的垂直NAND串的可允许深度变化；

图5示出根据本文中公开的主题的实施例，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的一个示范实施例的流程图；

图6A-6I示出用于垂直NAND串的阵列的两个垂直NAND串的图5的流程图的各种阶段；

图7示出根据本文中公开的主题的实施例，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的另一示范实施例的流程图；

图8A-8F示出根据本文中公开的主题的实施例，用于垂直NAND串的阵列中的垂直NAND串的图7的流程图的各种阶段；

图9示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的又一示范实施例的流程图；

图10A-10F示出根据本文中公开的主题的实施例，用于垂直NAND串的阵列中的垂直NAND串的图9的流程图的各种阶段；

图11示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的又一示范实施例的流程图；

图12A-12F示出根据本文中公开的主题的实施例，用于垂直NAND串的阵列中的垂直NAND串的图11的流程图的各种阶段；

图13示出根据本文中公开的主题，用于在垂直NAND串的沟道中形成埋入沟道电介质的技术的另一示范实施例的流程图；

图14A-14F示出根据本文中公开的主题的实施例，用于垂直NAND串的阵列中的垂直NAND串的图13的流程图的各种阶段；

图15A和15B示出根据本文中公开的主题，在具有局部沟道电介质的沟道上多晶硅插件的制造期间的垂直NAND串；以及

图16示出根据本文中公开的主题的实施例能够堆叠以形成堆叠的垂直NAND串阵列的垂直NAND串的示范配置。

将领会的是，为了简单和/或清晰起见，图中所示元素不一定按比例画出。例如，为清晰起见，一些元素的尺寸相对其它元素可能夸大。附图的比例不表示精确的尺寸和/或本文中描绘的各种元素的尺寸比。此外，如果认为适当，参考标号已在附图中重复以指示对应和/或类似的元素。

具体实施方式

本文中所述技术的实施例涉及半导体制造，并且更具体地说，涉及制造垂直NAND串。在下面的描述中，陈述了多个特定的细节以提供本文中公开的实施例的详尽理解。然而，相关领域的技术人员将认识到，本文中公开的实施例能够在没有特定细节中的一个或多个的情况下实践，或者通过其它方法、组件、材料等实践。在其它实例中，熟知的结构、材料或操作未详细示出或描述以避免混淆说明书的方面。