[发明专利]图案测定装置以及半导体测量系统

说明书

技术领域

本发明涉及一种执行电子器件的测量的图案测定装置，特别涉及通过比较电子器件的电路图案和基准图案来判定该电路图案的处理工艺的图案测定装置以及半导体测量系统。

背景技术

近年来的半导体细微化、多层化取得发展，逻辑也复杂化，因此其制造为极其困难的状况。作为其结果，由制造工艺引起的缺陷有多发的倾向，准确地检查该缺陷变得重要。审查(Review)SEM或CD-SEM被用于这些缺陷的详细检查和测量(测定)。这些SEM检查或测量基于光学模拟的对象坐标或基于光学检查装置的检查结果的对象坐标所对应的电路图案。提出了各种检查、测量方法，不过特别在65nm以下的半导体制造工艺中，出于准确地掌握光接近效应造成的缺陷的状态，使用通过与基准图案的形状比较来检测缺陷的方法(专利文献1、专利文献2)。

按照以下顺序进行与基准图案的形状比较。首先，操作员将理想的形状的电路图案定义为基准图案。作为基准图案，使用通过模拟生成设计数据和实际制造的电路图案的电路图案、检查操作员从所制造的电路图案中选择出的金图案(golden pattern)等。接着，使用边缘检测处理等，从摄影图像提取出电路图案。接着，将基准图案和电路图案进行叠加。通过手动调整或基于图案匹配的自动调整进行叠加。电路图案的形状根据半导体的制造条件和电路布局而变形为各种各样的形状。因此，在专利文献2中，以确切地掌握这些变形的程度为目的，在包括检查坐标的二维区域中设定测量区域，以预定的间隔详尽地测量包括在测量区域中的基准图案和电路图案的边缘间的距离。接着，将从测量区域得到的多个测量值进行平均化，将其结果作为测量区域的测定值，通过和预定的阈值进行比较来判定电路图案的正常或缺陷，将包括缺陷的电路图案传递给电路设计或掩模修正的工艺。

现有技术文献

专利文献

专利文献1：日本特开2004-163420号公报(对应美国专利USP7，796，801)

专利文献2：日本特开2007-248087号公报(对应美国专利USP8，019，161)

发明内容

发明要解决的课题

根据专利文献1、专利文献2所公开的测定方法，能够确定设计数据(布局数据)和实际图案数据之间的二维形状差，但当将通过存在于预定测量区域内的基准图案和电路图案的边缘的比较所求出的多个测量值的平均值设为测定值时，根据存在于测量区域内的电路图案的正常部位的比率和异常部位的比率，测定值发生变化。

例如，当密度高的电路图案和密度低的电路图案的双方包括相同尺寸的缺陷时，密度低的电路图案在测量区域内占有的异常部位的比率高，所以与密度高的电路图案的测定值相比，得到表示异常度高的情况的测定值。在根据通过这样的顺序求出的测定值来准确地判定有无在多个不同形状的电路图案中包括的缺陷的情况下，需要针对每个电路图案的形状优化缺陷判定的阈值，或者针对每个电路图案的形状优化测量区域的尺寸，需要非常复杂的步骤。

以下说明图案测定装置以及半导体测量系统，其目的为求出用于适当地选择针对半导体器件的处理的评价结果。

用于解决课题的手段

作为达到上述目的的一个方式，提出一种图案测定装置，其具备一种比较电子器件的电路图案和基准图案的运算装置，该运算装置根据上述电路图案和基准图案之间的测量结果与至少2个阈值的比较，以电路图案的处理单位将该电路图案分类。

另外，作为达到上述目的其他方式，提出一种图案测定装置，其具备一种比较电子器件的电路图案和基准图案的运算装置，该运算装置根据上述电路图案和基准图案之间的测量结果、上述电路图案的测量部分与其他层之间的关系信息，将上述测量部位分类。

进而，作为达到上述目的其他方式，提出一种图案测定装置，其具备一种比较电子器件的电路图案和基准图案的运算装置，该运算装置针对多个图案求出基于通过多个曝光条件得到的图案的测定结果的曝光装置的工艺窗口，选择定义针对多个图案而得到的多个工艺窗口的公共区域的轮廓(工艺窗口内外的边界)的工艺窗口的图案，作为测定对象图案。