[发明专利]具有高密度的局部互连结构的电路及其制造方法

说明书

相关申请的交叉引用

本申请要求于2013年3月14日提交的美国非临时申请号13/829,864的优先权，其全部内容通过援引纳入于此。

技术领域

本申请涉及改进的高密度电路架构，尤其涉及高密度局部互连结构。

背景

随着半导体技术前进到深亚微米工艺节点中，短沟道效应可能会使性能严重降级。载流子速度在此类短沟道中饱和，这会减慢开关速度并且减小晶体管强度。为了达成高密度而仍具有足够的晶体管强度，已开发了应变工程技术以使得半导体基板的晶格在用于形成晶体管源极和漏极的扩散区中应变。参照晶体管布局术语，扩散区通常被称为氧化物扩散或“OD”。换言之，OD不仅被适当地n型或p型掺杂以达成期望的晶体管类型(NMOS或PMOS)，而且还应变以增加载流子速度和晶体管强度。

与跨整个基板使用全局应变相比，仅对扩散区应用局部应变已证明是更优的。局部应变的类型取决于晶体管类型。PMOS晶体管的扩散区被压缩应变，而NMOS晶体管的扩散区具有拉伸应变。例如，SiGe膜可被应用于p型扩散区以引入压缩应变，而SiN膜可被应用于n型扩散区以引入拉伸应变。对于在深亚微米工艺节点中达成令人满意的晶体管强度而言，结果得到的硅应变工程已证明是相当成功的。

扩散区上的应变工程将数个约束引入了布局工艺。图1解说了示例晶体管对的布局。第一晶体管100的源极(S)和漏极(D)由第一扩散区105定义。多晶硅栅极110将源极区域与漏极区域分开。扩散区105在多晶硅栅极110下面横跨在源极区域与漏极区域之间以形成第一晶体管100的沟道。另一扩散区115和多晶硅120的类似安排定义了第二晶体管101。在高级工艺节点处，图1的布局将是效率低下的，因为扩散区105和115相对较短。尽管使用了局部应变工程，扩散区的这种短长度仍允许其晶格过分放松。晶体管100和101将因此太弱。相反，如果扩散区105和115可以如虚线125所示的那样延伸以形成连续的扩散区，则将有增加的局部应变并且因此有较佳的性能。但是扩散区105和115的这种延伸将使第一晶体管100的漏极与第二晶体管101的源极短接。

为了在深亚微米工艺节点中达成令人满意的晶体管性能，已开发了“连续OD”布局。图2解说了扩散区200的示例连续扩散区布局。晶体管100和101仍分别关于多晶硅栅极110和120来定义。但是扩散区200对于这两个晶体管而言是连续的，以使得扩散区200能够为令人满意的晶体管强度而形成足够的晶格应变。关于多晶硅栅极205定义的阻挡晶体管201通过被配置成始终截止而使晶体管100和101电隔离。例如，如果扩散区200是p型掺杂的，则阻挡晶体管201是PMOS晶体管，以使得多晶硅栅极205将被绑定至电源电压VDD以将晶体管100和101彼此隔离。替换地，如果扩散区200是n型掺杂的，则阻挡晶体管201是NMOS晶体管，以使得多晶硅栅极205将被绑定至接地以隔离晶体管100和101。

尽管连续OD的使用使得能够达成充分的晶格应变，但是阻挡晶体管的栅极的充电会使布局复杂。为了执行此充电，局部互连被用于从电源(或接地)金属层耦合至阻挡晶体管的栅极层。阻挡晶体管的局部互连的布局已证明是不方便的并且减小了密度。

因此，在本领域中需要改进的本地互连布局。

概述

深亚微米技术已导致开发出安排在集成电路的第一金属层与集成电路的下面的半导体基板之间的多级局部互连。半导体基板与第一金属层之间的分隔可被认为细分成三级。第一级最接近半导体基板，而第三级最接近第一金属层。第二级位于第一级与第二级之间。第一级局部互连和栅极层安排在第一级内。如半导体领域中已知的，栅极层是根据栅极层间距来安排的，以使得所有栅极层都在栅极定向方向上延伸。第一级局部互连因此是第一级栅极定向局部互连，以使得栅极定向的第一级局部互连也全部被安排成在栅极定向方向上延伸。与栅极层形成对比，半导体基板中的连续扩散区被安排成在与栅极定向方向一般正交的扩散定向方向上延伸。

第二级包括形成两种类型的级2互连：级2栅极定向局部互连和级2扩散定向局部互连。级2栅极定向局部互连全部在栅极定向方向上延伸。相反，级2扩散定向局部互连可以在扩散定向方向上延伸。替换地，级2扩散定向局部互连可以具有正方形版图，以使得它们既不是栅极定向的、也不是扩散定向的。第三级包括耦合在第一金属层(或较高金属层)与下面各级中的结构之间的通孔。