[发明专利]用于亚稳态解决的循环式同步器电路

权利要求书

1.一种电路，包括：

M+1个的多个锁存器，每个锁存器被耦合以通过共同的数据输入接收数据，其中所接收的数据同步到第一时钟域中的第一时钟信号；

具有M+1个输入和一个输出的多路复用器，每个输入被耦合以从该M+1个锁存器中对应的一个锁存器的输出接收数据，其中该多路复用器被配置为选择它的输入中的一个输入以耦合到该输出；和

控制电路，其被配置为使得该多路复用器响应于N个连续的时钟脉冲按顺序地选择该M+1个锁存器中的选择的锁存器的输出，并且进一步被配置为使得该M+1个锁存器中的选择的锁存器按顺序地锁存通过该共同的数据输入接收的数据，其中该控制电路包括第一移位寄存器和第二移位寄存器，其中第一移位寄存器被配置为生成到该M+1个锁存器中的每个锁存器的时钟脉冲，以使得在给定时间该M+1个锁存器中仅一个锁存器是透明的，并且第二移位寄存器被配置为生成被提供给该多路复用器的选择信号，以使得在给定时间仅一个选择信号被置位，其中第一移位寄存器和第二移位寄存器各自同步到第二时钟域中的第二时钟信号。

2.如权利要求1所述的电路，其中该M+1个锁存器中的每个锁存器包括时钟输入，并且其中该控制电路被配置为响应于N个连续的时钟脉冲中的一个时钟脉冲将脉冲提供给该M+1个锁存器中被选择的一个锁存器。

3.如权利要求2所述的电路，其中该M+1个锁存器中的每个锁存器被配置为响应于从该控制电路接收所述脉冲，锁存通过该共同的数据输入接收的数据，并且进一步被配置为在没有从该控制电路接收脉冲的周期期间禁止数据被锁存。

4.如权利要求2所述的电路，其中该控制电路被配置为响应于该N个连续的时钟脉冲中的一个时钟脉冲选择该M+1个锁存器中所述被选择的一个锁存器的输出，该一个时钟脉冲出现在该N个连续的时钟脉冲中的、在其期间数据被锁存到该M+1个锁存器中的所述被选择的一个锁存器中的所述一个时钟脉冲之后。

5.如权利要求4所述的电路，其中该控制电路是可调的以控制数据被锁存到该M+1个锁存器中的给定的一个锁存器中的周期和该M+1个锁存器中的该给定的一个锁存器的输出被该多路复用器选择的周期之间的时钟脉冲的数目。

6.如权利要求1所述的电路，其中响应于N个连续的时钟脉冲中给定的一个时钟脉冲，该控制电路被配置为使得该M+1个锁存器中的第一锁存器锁存数据并且使得该多路复用器选择该M+1个锁存器中的第二锁存器的输出。

7.如权利要求1所述的电路，其中耦合到该M+1个锁存器中的每个锁存器的该共同的数据输入是包括真数据输入和互补数据输入的差分数据输入。

8.如权利要求7所述的电路，其中该多个锁存器中的每个锁存器被配置为提供单端数据输出。

9.一种用于亚稳态解决的方法，包括：

按顺序地选择多路复用器的输入，其中该多路复用器的输入中的每个输入耦合到M+1个锁存器中对应的一个锁存器的输出，其中该多路复用器包括M+1个输入，并且其中一次选择该输入中的一个输入，其中所述按顺序地选择多路复用器的输入包括控制电路的第一移位寄存器按顺序一次一个地置位选择信号；

按顺序地将数据锁存到该M+1个锁存器中的两个或更多个锁存器，其中该M+1个锁存器中的每个锁存器被耦合以通过共同的数据输入接收数据，其中所接收的数据同步到第一时钟域中的第一时钟信号，并且其中该M+1个锁存器中的每个锁存器被配置为响应于接收两个或更多个连续的时钟脉冲中的一个时钟脉冲来锁存数据，其中响应于所述控制电路的第二移位寄存器一次一个地置位两个或更多个连续的时钟脉冲，数据被锁存到该M+1个锁存器中的该两个或更多个锁存器，一次锁存到一个锁存器，其中第一移位寄存器和第二移位寄存器各自同步到第二时钟域中的第二时钟信号。