[发明专利]用于亚稳态解决的循环式同步器电路

说明书

公开了一种用于亚稳态解决的循环式同步器。同步器包括M+1个的多个锁存器，每个锁存器被耦合以通过共同的数据输入接收数据。同步器还包括具有N个输入和一个输出的多路复用器，每个输入被耦合以从M+1个锁存器中对应的一个锁存器的输出接收数据，其中多路复用器被配置为选择它的输入中的一个输入以耦合到输出。控制电路被配置为使得多路复用器响应于N个连续的时钟脉冲，按顺序地选择M+1个锁存器的输出，并且进一步被配置为使得M+1个锁存器按顺序地锁存通过共同的数据输入接收的数据。

技术领域

本公开涉及集成电路，并且更具体地涉及用于同步从一个时钟域传递到另一个时钟域的信号的电路。

背景技术

现代集成电路通常包括处于互不相同的时间域和/或电压域中的多个功能块。在不同的时钟域中的电路不共享共同的时钟信号，并且它们各自的时钟信号可以操作在不同的频率上。在不同的电压域中的电路可以在互不相同的电压下接收功率。尽管在操作的时钟频率和接收的电压方面存在不同，但是在不同的时钟域和/或电压域中的电路可以被布置以相互通信。相应地，可以提供各种类型的电路以便将信号从一个时钟和/或电压域传递到另一个时钟和/或电压域。

为了在操作在不同频率上的第一时钟域和第二时钟域之间进行信号传输，可以使用同步器。同步器可以通过使用串联耦合的主从触发器(master-slave flip-flop)链来实施。由于时钟域可以操作在不同的频率上，因此从发送时钟域接收的数据信号和在接收时钟域中的时钟信号之间没有保证的关系。如果数据信号到达以使得对建立时间和保持时间的要求未被满足，那么有可能第一触发器可能进入亚稳定状态。在亚稳定状态中，状态单元(诸如在触发器中的状态单元)可能处于不稳定平衡的状态中，在该状态中既不是逻辑1被存储也不是逻辑0被存储。在若干时钟周期的过程中，所述用于实施同步器的串联耦合的触发器链可以解决亚稳态，从所述链的最后一个触发器输出逻辑1或逻辑0。

为了在在不同供给电压下接收功率的第一电压域和第二电压域之间进行信号传输，可以使用电平移位电路。电平移位电路可以接收具有第一电压摆幅的逻辑信号并且输出具有第二电压摆幅的对应的逻辑信号。在一些电平移位电路中，第一电压摆幅可以大于第二电压摆幅。在其他电平移位电路中，第一电压摆幅可以小于第二电压摆幅。

发明内容

公开了一种用于亚稳态解决的旋转的同步器。在一个实施例中，同步器包括M+1个的多个锁存器，每个锁存器被耦合以通过共同的数据输入接收数据。同步器还包括具有N个输入和一个输出的多路复用器，每个输入被耦合以从M+1个锁存器中的对应一个锁存器的输出接收数据，其中多路复用器被配置为选择它的输入中的一个输入以耦合到输出。控制电路被配置为使得多路复用器响应于N个连续的时钟脉冲，按顺序地选择M+1个锁存器的输出，并且进一步被配置为使得M+1个锁存器按顺序地锁存通过共同的数据输入接收的数据。

在一个实施例中，一种方法包括按顺序地选择多路复用器的输入，其中多路复用器的输入中的每个输入耦合到M+1个锁存器中的对应一个锁存器的输出，其中多路复用器包括N个输入，并且其中一次选择输入中的一个输入。所述方法还包括按顺序地将数据锁存到M+1个锁存器中的两个或多个锁存器，其中M+1个锁存器中的每个锁存器被耦合以通过共同的数据输入接收数据。M+1个锁存器中的每个锁存器被配置为在与它的输出被选择为多路复用器的输入时相同的时钟脉冲期间内，响应于接收两个或多个连续的时钟脉冲中的特定一个时钟脉冲来锁存数据，其中数据被锁存到M+1个锁存器中的两个或多个锁存器中，一次锁存到一个锁存器。

附图说明

在阅读以下详细的描述以及参考现在如下简要描述的附图时，本公开的其他方面将变得清晰。

图1是具有多个电压域和多个时间域的集成电路(IC)的一个实施例的框图；

图2是同步器的一个实施例的图；

图3是说明同步器的一个实施例的操作的时序图；