[发明专利]用于高频时钟互连的具有输出摆幅检测器的电流模式缓冲器

说明书

高速电流模式时钟驱动器包括反馈电路系统以将偏置节点的电压摆幅维持在定义的范围内。电流模式时钟驱动器包括在其栅极端子接收振荡信号的PMOS和NMOS晶体管。PMOS和NMOS晶体管的漏极端子分别耦合到第一和第二可变电导率电路的输入端子，该第一和第二可变电导率电路的输出端子耦合到共用节点。控制电路响应于该共用节点的电压摆幅的减小而增大第一和第二可变电导率电路的电导率，以及响应于该共用节点的电压摆幅的增大而减小第一和第二可变电导率电路的电导率。该第一和第二可变电导率电路可选地分别是PMOS和NMOS晶体管。

发明背景

本发明涉及集成电路(IC)，尤其涉及IC中使用的高频时钟互连电路。

IC经常包括时钟互连电路，该时钟互连电路适配成生成控制布置在该IC中的各种块的操作的大量时钟信号。控制这些时钟信号的到达时间上的差异(通常被称为时钟偏斜)是重要的。

时钟偏斜取决于两个主要参数，即时钟信号所见的负载以及时钟互连的RC延迟。如众所周知地，时钟偏斜增大了循环时间并且降低了IC能操作的速率。已开发出数种不同的时钟驱动器以补偿个体时钟信号的差分延迟从而将时钟偏斜最小化。

随着IC的工作频率提高，时钟分布电路的各种组件(诸如本地振荡器(LO)和锁相环(PLL))的功耗开始增加。为了降低高频情况下的功耗，电流模式时钟驱动器/缓冲器已被开发出来。然而，常规电流模式时钟驱动器被设计成在最坏情形电压、温度和工艺条件下操作。如此，常规电流模式缓冲器并不是功率高效的。控制工作在相对高频的时钟互连电路的功耗仍然是个挑战。

发明概述

根据本发明的一个实施例的一种电流模式驱动器电路部分地包括第一PMOS晶体管、第一NMOS晶体管、第一和第二可变电导率电路、和控制电路。第一PMOS晶体管具有接收振荡信号的栅极端子和接收第一电源电压的源极端子。第一NMOS晶体管具有接收振荡信号的栅极端子和接收第二电源电压的源极端子。第一可变电导率电路具有耦合到第一PMOS晶体管的漏极端子的第一输入端子和耦合到共用节点的输出端子。第二可变电导率电路具有耦合到第一NMOS晶体管的漏极端子的第一输入端子和耦合到该共用节点的输出端子。控制电路适配成响应于该共用节点的电压摆幅的减小而增大第一和第二可变电导率电路的电导率，以及进一步响应于该共用节点的电压摆幅的增大而减小第一和第二可变电导率电路的电导率。

在一个实施例中，第一可变电导率电路为PMOS晶体管(第二PMOS晶体管)，其具有耦合到第一PMOS晶体管的漏极端子的源极端子和耦合到该共用节点的漏极端子。在一个实施例中，第二可变电导率电路为NMOS晶体管(第二NMOS晶体管)，其具有耦合到第一NMOS晶体管的漏极端子的源极端子和耦合到该共用节点的漏极端子。

在一个实施例中，该电流模式时钟驱动器进一步包括第一偏置电路，该第一偏置电路进而包括第一电流镜、第一电容器和第一差分放大器。第一差分放大器包括第三NMOS晶体管，该第三NMOS晶体管的源极响应于该共用节点的电压。第一差分放大器进一步包括第四NMOS晶体管，该第四NMOS晶体管接收第一电流镜生成的电流，并且具有耦合到第三NMOS晶体管的栅极端子的栅极端子。

在一个实施例中，第一偏置电路进一步部分地包括耦合在第四NMOS晶体管的源极端子与第二电源电压之间的电阻性元件。在一个实施例中，跨第一电容器的电压由第一电流镜提供的电流与流过第三NMOS晶体管的电流之间的差定义。

在一个实施例中，该电流模式时钟驱动器进一步包括第二偏置电路，该第二偏置电路进而包括第二电流镜、第二电容器和第二差分放大器。第二差分放大器包括第三PMOS晶体管，该第三PMOS晶体管的源极响应于该共用节点的电压。第二差分放大器进一步包括第四PMOS晶体管，该第四PMOS晶体管接收第二电流镜生成的电流，并且具有耦合到第三PMOS晶体管的栅极端子的栅极端子。