[发明专利]半导体存储器装置

说明书

根据一个实施例，半导体存储器装置包括：被连接到存储器单元阵列的第一字线；被连接到冗余区域的第二字线；被配置成基于行地址执行从第一字线中选择的第一行解码器；被配置成基于包括在行地址中的冗余地址来确定是否需要采用冗余区域的替代操作的判断电路；被配置成执行从第二字线中选择的第二行解码器；行地址包括以分时方法按顺序输入的第一行地址和第二行地址；第一行地址包括所有的冗余地址。

相关申请的交叉引用

本申请基于2013年3月22日提交的美国临时申请No.61/804,548，和2013年8月29日提交的美国专利申请No.14/014,183，并要求美国临时申请No.61/804,548和美国专利申请No.14/014,183的优先权，其全部内容通过引用并入本文。

技术领域

本发明的实施例涉及半导体存储装置。

背景技术

在诸如SDRAM的半导体存储器件中，通过例如连同激活命令输入行地址，以及连同读取命令/写入命令输入列地址来实施访问。然而，最近几年，地址的长度(位数)已经随着半导体存储器器件的存储容量的增加而增加。

附图说明

图1是根据第一实施例的MRAM的框图；

图2是存储器单元阵列和冗余区域的电路图；

图3是熔断器盒和冗余判断电路的电路图；

图4是MTJ元件的截面图；

图5是示出MRAM操作的时序图；

图6是示出根据第二实施例的MRAM操作的时序图；以及

图7是熔断器盒和冗余判断电路的电路图。

具体实施方式

通常，根据一个实施例，提供半导体存储器装置，其包括：

包括存储器单元的存储器单元阵列；

冗余区域，其包括用于存储器单元阵列中的故障单元的冗余单元；

连接到存储器单元阵列的第一字线；

连接到冗余区域的第二字线；

第一行解码器，其被配置成基于行地址执行从第一字线中选择；

判断电路，其被配置成基于包括在行地址中的冗余地址，来确定是否需要采用冗余区域的替代操作；以及

第二行解码器，其被配置成基于通过判断电路的确定结果执行从第二字线中选择；

其中行地址包括以分时方法按顺序输入的第一行地址和第二行地址；

第一行地址包括所有的冗余地址。

以下将采用参考附图来描述本发明的实施例。在以下描述中，通过相同的参考数字指示具有相同功能和配置的部件，并且仅当需要的时候提供重复描述。

以下将采取MRAM(磁性随机存取存储器)作为半导体存储器装置的示例来描述实施例。

[第一实施例]

[1.MRAM的配置]

[1-1.MRAM的基本配置]

图1是根据第一实施例的MRAM 10的框图。MRAM 10包括存储器单元阵列11，冗余区域12，用作为读取电路的读出放大器(S/A)13，用作为写入电路的写入驱动器(W/D)14，ECC(错误检查和修正)电路15，分页缓冲器(P/B)16，输入/输出电路17，标准行解码器18，冗余行解码器19，用作为故障地址存储器单元的熔断器盒20，冗余判断电路21，控制器22，行地址缓冲器23，列地址缓冲器24和地址接收器25。