[发明专利]硅上液晶集成电路及其像素连续性测试方法和系统

权利要求书

1.一种硅上液晶集成电路中的像素的连续性测试方法，所述硅上液晶集成电路包括具有多个像素的像素连续性测试系统，所述多个像素中的每个包括NMOS/PMOS互补开关以及金属-绝缘体-金属电容器，所述方法包括：

将第一电压写入至所述多个像素中的第一像素，所述将第一电压写入包括将第一像素开关闭合并且将上拉开关和列拉式开关闭合，以使得第一电压源的电压通过所述上拉开关和所述列拉式开关经由所述第一像素开关被施加至所述第一像素，所述第一像素开关选择性地将第一像素耦接到列线，所述上拉开关和所述列拉式开关将所述列线耦接到所述第一电压源；

对所述第一像素进行隔离，包括使所述第一像素开关开路，以使得写入所述第一像素的第一电压被存储作为所述第一像素中的电荷；

对所述列线进行放电，包括闭合下拉开关和所述列拉式开关，所述下拉开关和所述列拉式开关将所述列线耦接到第二电压源；

重置被配置成感测所述列线上的电压的感测放大器，所述感测放大器包括差异放大器感测电路和在所述差异放大器感测电路的反馈支路中的采样开关，所述感测放大器通过使所述采样开关开路并且闭合所述下拉开关、所述列拉式开关和感测放大器开关而被重置，所述感测放大器开关将所述感测放大器耦接到所述列线；

对被配置成感测所述列线上的电压的感测放大器进行使能，包括闭合所述感测放大器开关和所述采样开关；

将所述第一像素电耦接至所述列线，包括闭合所述第一像素开关，以使得存储在所述第一像素中的电荷与所述列线共享；以及

感测所述列线上的生成电压。

2.根据权利要求1所述的连续性测试方法，其中，将所述第一电压写入所述第一像素还包括：闭合第二像素开关，以使得所述第一电压源的电压通过所述上拉开关和所述列拉式开关经由所述第二像素开关被施加至所述多个像素中的第二像素，所述第二像素开关将所述第二像素选择性地耦接至所述列线。

3.根据权利要求2所述的连续性测试方法，其中，所述列线被配置成将所述第一像素和所述第二像素电耦接至列驱动器。

4.根据权利要求1所述的连续性测试方法，还包括：将所述生成电压存储至扫描寄存器，或者将所述生成电压从所述硅上液晶集成电路放出。

5.根据权利要求1所述的连续性测试方法，其中，所述第一像素的像素电容小于所述列线的线电容，使得当所述第一像素电连接至所述列线时发生电荷共享。

6.根据权利要求1所述的连续性测试方法，还包括：

对用于所述感测放大器的阈值进行编程以补偿工艺、电压以及温度变化；以及

对用于所述感测放大器的捕获时间进行编程。

7.一种硅上液晶集成电路中的像素连续性测试系统，所述系统包括：

第一像素；

第二像素，其中所述第一像素和所述第二像素中的每个包括NMOS/PMOS互补开关以及金属-绝缘体-金属电容器；

第一列线，经由第一像素开关选择性地耦接至所述第一像素，所述第一列线还经由第二像素开关选择性地耦接至所述第二像素；

拉式结构，包括：上拉开关以及下拉开关；

第一列拉式开关，被配置成将所述第一列线选择性地耦接至所述拉式结构，以使得所述第一列拉式开关和所述上拉开关将所述第一列线耦接至第一电压源，并且所述第一列拉式开关和所述下拉开关将所述第一列线耦接至第二电压源；以及

感测放大器，包括差异放大器感测电路和在所述差异放大器感测电路的反馈支路中的采样开关，所述感测放大器被配置成经由感测放大器开关选择性地耦接至所述第一列线，被配置成在所述采样开关开路以及所述感测放大器开关闭合之后被重置，以及被配置成在所述第一像素开关和所述采样开关闭合之后从所述第一像素感测所述第一列线上的第一生成电压，以及在所述第二像素开关闭合之后从所述第二像素感测所述第一列线上的第二生成电压。

8.根据权利要求7所述的像素连续性测试系统，其中，所述第二电压源包括电接地。

9.根据权利要求7所述的像素连续性测试系统，还包括扫描寄存器，所述扫描寄存器存储所述第一生成电压和所述第二生成电压。