[发明专利]针对3D非易失性存储器的动态擦除电压步长选择

说明书

提供了用于以下述方式对3D堆叠式非易失性存储器设备中的存储器单元进行擦除的技术，该方式避免随着编程‑擦除周期的积累导致的擦除速度减小而延长擦除时间。特别地，可以设定擦除脉冲的步长，其为编程‑擦除周期的数量的函数，例如由编程‑擦除周期的计数、编程期间的循环计数、或初始编程电压来指示，其中，编程期间的循环计数是编程速度的函数，初始编程电压是编程速度的函数。此外，该擦除操作可以引起在不同字线层中的存储器单元的擦除速度不同。

背景技术

本发明涉及用于对3D非易失性存储器设备中的存储器单元进行擦除的技术。

近来，已经提出了使用3D堆叠式存储器结构的超高密度存储设备，有时将这样的存储器结构被称为位成本可扩展(BiCS)架构。例如，3D NAND堆叠式存储器设备可以由交替的导电层和电介质层的阵列来形成。在这些层中钻有存储器孔以同时限定很多存储层。然后通过使用适当的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管形或U形NAND串(P-BiCS)包括一对存储器单元的竖直列，这些竖直列在两个存储器孔中延伸并且通过底部背栅而被连接。存储器单元的控制栅极由导电层提供。然而，在操作这样的存储器设备时存在各种挑战。

附图说明

相同附图标记的元件指不同附图中的共有部件。

图1A是3D堆叠式非易失性存储器设备的透视图。

图1B是图1A的3D堆叠式非易失性存储器设备100的功能框图。

图2A描绘了块200的U形NAND实施方式的顶视图，作为图1A中的BLK0的示例实现方式，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。

图2B描绘了图2A的块200，其示出了示例字线子集WL23D-SB和WL23S-SB以及示例位线子集BL-SB0和BL-SB1。

图2C描绘了图2A的块200，其示出了NAND串的示例集合210-215。

图2D描绘了存储器孔的横截面宽度，其在顶部附近向外张开到最宽区域然后朝向底部逐渐变细。

图2E描绘了与图2D对应的、在字线层(WLL)的堆叠中的存储器孔直径的变化。

图2F描绘了图2C的示例NAND串NS0，其中，具有基于图2D的类似存储器孔直径的存储器单元被成组布置。

图2G描绘了图2C的示例NAND串NS0、NS0-1、NS0-2、…、NS0-14。

图2H描绘了堆叠230的实施方式，其示出了沿线220图2A的块200的部分209的横截面图。

图3A描绘了图2H的列C0的区域236的近视图，其示出了SG层中的漏极侧选择栅极晶体管SGD和字线层WLL23中的存储器单元MC。

图3B描绘了图3A的列C0的横截面图。

图4描绘了针对图2A的NAND串子块NS-SB0至NS-SB3的电路301的一个实施方式。

图5A描绘了用于基于编程-擦除周期量来擦除存储器单元的处理。

图5B描绘了根据图5A的步骤502的、保持指示编程-擦除周期量的数据的处理的示例。

图5C描绘了根据图5A的步骤504的擦除处理的示例，其中，基于指示编程-擦除周期量的数据来确定步长。

图5D描绘了根据图5A的步骤504的擦除处理的另一示例，其中，基于初始擦除脉冲之后的阈值电压分布来确定后续擦除脉冲的步长。

图6A描绘了根据图5B的步骤516的、对Vpgm_initial进行最优化的示例编程操作的流程图。