[发明专利]具有宽带隙晶体管解码器的3D非易失性存储器

说明书

本文公开了一种具有WL选择栅的3D堆叠式存储器设备，其包括具有由宽带隙半导体形成的主体的TFT。该宽能带隙半导体可以是氧化物半导体如金属氧化物半导体。作为示例，该金属氧化物半导体可以为InGaZnO、InZnO、HfInZnO或ZnInSnO主体。字线可以由金属如钨形成。3D堆叠式存储器设备可以具有NAND串。TFT可以被形成在字线层中。TFT具有高驱动电流、高击穿电压以及低泄漏电流。

技术领域

本技术涉及非易失性存储器。

背景技术

近来，已提出使用具有存储器单元的串的3D堆叠式存储器结构的超高密度存储设备。一个这样的存储设备有时被称为位成本可扩展 (BiCS)架构。例如，3D NAND堆叠式存储器设备可以由交替的导电层和绝缘层的阵列形成。在这些层中钻有存储器孔(memoryhole)以同时限定很多存储器层。然后，通过利用适当的材料填充存储器孔来形成NAND串。直线型NAND串在一个存储器孔中延伸，而管状或U形 NAND串(P-BiCS)包括一对竖直的存储器单元列，该对竖直的存储器单元列在两个存储器孔中延伸并且通过管连接接合。管连接可以由未掺杂的多晶硅制成。电介质和背栅可以围绕管连接以形成背栅晶体管，从而控制管连接的传导。存储器单元的控制栅极由导电层提供。

附图说明

在不同的附图中，具有相似附图标记的元件指代共同部件。

图1A是其中存储器单元的平面被布置在单独的子阵列中的3D堆叠式非易失性存储器设备100的透视图。

图1B是其中可以认为存储器单元的平面具有一个连续的子阵列的 3D堆叠式非易失性存储器设备150的透视图。

图2A描绘了图1A的3D堆叠式非易失性存储器设备100的顶视图。

图2B描绘了图1B的3D堆叠式非易失性存储器设备150的顶视图。

图2C是其中未将平面划分成子阵列的示例。

图2D是与图2C类似的未将平面划分成子阵列的示例。

图2E描绘了图1B的3D堆叠式非易失性存储器设备150的顶视图。

图2F描绘了包括U形NAND串的块的实施方式。

图2G描绘了3D非易失性存储器设备的块的横截面图。

图3A描绘了3D非易失性存储器设备中的块的顶视图。

图3B示出了与图3A的示例类似的块的一个层级。

图3C1是图3A的块的示意图。

图3C2描绘了其中所有的字线选择栅耦接至并且选择一对字线的配置。

图3D是具有分别选择了存储器阵列的该层级处的单个字线的WL 选择栅的块的一个实施方式的示意图。

图3E是图3D的块的示意图。

图3F描绘了其中WL选择栅可以选择多于一个的字线的一个实施方式的块的一个层级。

图3G是示出了不同层级处的WL选择栅可以如何连接其栅电极的图。

图4A1是存储器阵列与字线联结区域之间的WL选择栅区域中的 WL选择栅的一个实施方式的图。

图4A2是存储器阵列与字线联结区域之间的WL选择栅区域中的 WL选择栅的一个实施方式的图。

图4B是存储器阵列与字线联结区域之间的WL选择栅区域中的WL 选择栅的一个实施方式的图，在该字线联结区域中每个字线被独立选择。

图4C是示出了根据一个实施方式的TFT结构的各种元件的图。