[发明专利]非易失性半导体存储装置及其改写方法

权利要求书

1.一种非易失性半导体存储装置，具备：

非易失性存储器阵列，其具有各自具有多个写入状态的多个存储单元；

解码电路，其选择所述非易失性存储器阵列中的至少1个存储单元；

读出电路，其从所选择的所述存储单元得到读出数据；

改写比特信息生成电路，其基于所述读出数据和被给予的写入数据，生成表示数据改写的要否的改写比特信息；和

数据改写电路，其基于所生成的所述改写比特信息，进行所选择的所述存储单元的数据改写，

所述改写比特信息生成电路，按照所述多个存储单元各自的每个写入状态的变化样式，具有由内部存储电路、选择电路、和逻辑电路构成的组件，

所述内部存储电路保持所生成的所述改写比特信息，

所述选择电路选择并输出所述写入数据和保持在所述内部存储电路中的改写比特信息中的任意一者，

所述逻辑电路基于所述读出数据和所述选择电路的输出来决定所述改写比特信息，

所述逻辑电路，

在所述选择电路选择并输出所述写入数据的回读模式下，

在所述读出数据与所述写入数据的组合，符合分配给所述逻辑电路的写入状态的变化样式的情况下，决定所述改写比特信息使得进行数据改写，

在所述读出数据与所述写入数据的组合，不符合分配给所述逻辑电路的写入状态的变化样式的情况下，决定所述改写比特信息使得不进行数据改写，

在所述选择电路选择并输出保持在所述内部存储电路中的改写比特信息的校验模式下，

在保持在所述内部存储电路中的改写比特信息表示刚刚进行了数据改写、并且来自所选择的所述存储单元的再次的读出数据与分配给所述逻辑电路的写入状态的变化样式变化后的期待值数据不一致的情况下，决定所述改写比特信息使得进行再次的数据改写，

在符合如下两种情况的至少一种的情况下，决定所述改写比特信息使得不进行再次的数据改写：保持在所述内部存储电路中的改写比特信息不表示刚刚进行了数据改写的情况；以及来自所选择的所述存储单元的再次的读出数据与分配给所述逻辑电路的写入状态的变化样式变化后的期待值数据一致的情况。

2.根据权利要求1所述的非易失性半导体存储装置，其中，

所述改写比特信息生成电路还具有逻辑输出选择电路，所述逻辑输出选择电路选择多个所述逻辑电路各自的输出中的任意一者并输入到多个所述内部存储电路中的特定的一个。

3.根据权利要求2所述的非易失性半导体存储装置，其中，

所述改写比特信息生成电路还具有内部存储选择电路，所述内部存储选择电路选择多个所述内部存储电路各自的输出中的任意一者并输入到多个所述选择电路的每一个。

4.一种非易失性半导体存储装置的改写方法，所述非易失性半导体存储装置具备非易失性存储器阵列，所述非易失性存储器阵列具有各自具有多个写入状态的多个存储单元，所述非易失性半导体存储装置的改写方法具备如下步骤：

从所述非易失性存储器阵列中的被选择的至少1个存储单元得到读出数据的步骤；和

基于所述读出数据和被给予的写入数据，按照所述多个存储单元各自的每个写入状态的变化样式，并行生成表示数据改写的要否的改写比特信息的步骤，

在选择并输出所述写入数据的回读模式下，

在所述读出数据与所述写入数据的组合，符合分配给逻辑电路的写入状态的变化样式的情况下，决定所述改写比特信息使得进行数据改写，

在所述读出数据与所述写入数据的组合，不符合分配给所述逻辑电路的写入状态的变化样式的情况下，决定所述改写比特信息使得不进行数据改写，

在选择并输出保持在内部存储电路中的改写比特信息的校验模式下，

在保持在所述内部存储电路中的改写比特信息表示刚刚进行了数据改写、并且来自所选择的所述存储单元的再次的读出数据与分配给所述逻辑电路的写入状态的变化样式变化后的期待值数据不一致的情况下，决定所述改写比特信息使得进行再次的数据改写，

在符合如下两种情况的至少一种的情况下，决定所述改写比特信息使得不进行再次的数据改写：保持在所述内部存储电路中的改写比特信息不表示刚刚进行了数据改写的情况；以及来自所选择的所述存储单元的再次的读出数据与分配给所述逻辑电路的写入状态的变化样式变化后的期待值数据一致的情况。