[发明专利]非易失性半导体存储装置及其改写方法

说明书

技术领域

本发明涉及实现非易失性半导体存储装置的耐久特性以及数据保持特性的提高和改写的高速化的技术。

背景技术

伴随近年来微型计算机的处理的高速化、非易失性半导体存储装置的大容量化，强烈要求非易失性半导体存储装置的改写高速化。

作为闪存的改写方法，使用如下方法：在改写开始时暂时实施读出，在对存储单元(cell)的写入状态进行了判定之后，进行擦除或写入。通过使用该方法，来削减闪存的擦除次数、程序运行次数，使耐久特性提高。此外，对于在改写开始时已经写入了期待值的存储单元，不进行改写电压的施加，因此带来数据保持特性的提高。

例如，在专利文献1中，在闪存的改写时，在不需要数据写入前的预写动作(pre-writing)、擦除动作的情况下省略这些动作，由此延迟到达数据改写次数的限制值，抑制可靠性的劣化，而且缩短平均的数据改写时间。

在先技术文献

专利文献

专利文献1：JP特开平8-221994号公报

发明内容

近年来，ReRAM(resistance random access memory，电阻式随机存取存储器)、MRAM(magnetoresistive random access memory，磁阻式随机存取存储器)等、不需要固定块单位的擦除，能够实现以比特为单位的双向改写的非易失性半导体存储装置的开发不断进展。在这些非易失性半导体存储装置的改写中，为了使存储单元的耐久特性以及数据保持特性提高，也期望对存储单元的写入状态进行判定来进行改写控制。

本发明的目的在于，在能够实现以比特为单位的双向改写的非易失性半导体存储装置中，使存储单元的耐久特性以及数据保持特性提高，同时高速地实施改写动作。

本发明所涉及的非易失性半导体存储装置具备：非易失性存储器阵列，其具有各自具有多个写入状态的多个存储单元；解码电路，其选择非易失性存储器阵列中的至少1个存储单元；和读出电路，其从所选择的存储单元得到读出数据。还具备：改写比特信息生成电路，其基于读出数据和被给予的写入数据，生成表示数据改写的要否的改写比特信息；和数据改写电路，其基于所生成的改写比特信息，进行所选择的存储单元的数据改写。改写比特信息生成电路按照多个存储单元各自的每个写入状态的变化样式，具有由内部存储电路、选择电路、和逻辑电路构成的组件。内部存储电路保持所生成的改写比特信息，选择电路选择并输出写入数据和保持在内部存储电路中的改写比特信息中的任意一者。逻辑电路基于读出数据和选择电路的输出来决定改写比特信息。逻辑电路在选择电路选择并输出写入数据的回读模式下，在读出数据与写入数据的组合，符合分配给逻辑电路的写入状态的变化样式的情况下，决定改写比特信息使得进行数据改写。在读出数据与写入数据的组合，不符合分配给逻辑电路的写入状态的变化样式的情况下，决定改写比特信息使得不进行数据改写。在选择电路选择并输出保持在内部存储电路中的改写比特信息的校验模式下，在保持在内部存储电路中的改写比特信息表示刚刚进行了数据改写，并且，来自所选择的存储单元的再次的读出数据与分配给逻辑电路的写入状态的变化样式变化后的期待值数据不一致的情况下，决定改写比特信息使得进行再次的数据改写。在符合如下两种情况的至少一种的情况下，决定改写比特信息使得不进行再次的数据改写：保持在内部存储电路中的改写比特信息不表示刚刚进行了数据改写的情况、以及来自所选择的存储单元的再次的读出数据与分配给逻辑电路的写入状态的变化样式变化后的期待值数据一致的情况。

本发明所涉及的非易失性半导体存储装置的改写方法，是具备非易失性存储器阵列的非易失性半导体存储装置的改写方法，所述非易失性存储器阵列具有各自具有多个写入状态的多个存储单元。具备：从非易失性存储器阵列中的被选择的至少1个存储单元得到读出数据的步骤；和基于读出数据和被给予的写入数据，按照多个存储单元各自的每个写入状态的变化样式，并行生成表示数据改写的要否的改写比特信息的步骤。还具备：基于所生成的改写比特信息，反复执行所选择的存储单元的第1变化样式的数据改写，直到能够确认第1变化样式的数据改写的完成为止的步骤；和基于所生成的改写比特信息，反复执行所选择的存储单元的第2变化样式的数据改写，直到能够确认第2变化样式的数据改写的完成为止的步骤。