[发明专利]半导体存储装置及存储器系统

说明书

以低电压而不使可靠性下降地进行数据读取。感测放大器具备：存储器串，其包括存储器单元；位线，其与存储器串的一端电连接；和感测放大器，其与位线电连接而进行感测。感测放大器具有：第一晶体管，其一端连接于位线的电流路径上的第一节点，且另一端与第二节点电连接；第二晶体管，其电连接于第二节点与感测节点之间；和第三晶体管，其栅连接于第一节点，且其电连接于第二节点与能调整电压的第三节点之间。

技术领域

本实施方式涉及半导体存储装置及存储器系统。

背景技术

作为非易失性半导体存储装置，已知有NAND型闪速存储器。

发明内容

发明要解决的问题

本实施方式提供能不使存储器单元的可靠性下降地进行低电压驱动的半导体存储装置。

用于解决问题的手段

本实施方式涉及的半导体存储装置，其具备：存储器串，其包括存储器单元；位线，其与所述存储器串的一端电连接；和感测放大器(sense amplifier，读出放大器)，其与所述位线电连接，所述感测放大器包括：第一晶体管，其一端连接于所述位线的电流路径上的第一节点，且另一端与第二节点电连接；第二晶体管，其电连接于所述第二节点与感测节点之间；和第三晶体管，其栅与所述第一节点连接，且电连接于所述第二节点与能调整电压的第三节点之间。

附图说明

图1是表示本发明的一个实施方式涉及的半导体存储装置1的概要构成的框图。

图2是表示单元阵列2周边的详细构成的框图。

图3是用于说明第一实施方式涉及的感测放大器6的工作原理的简略化电路图。

图4是图3的定时图。

图5是第二实施方式涉及的感测放大器6的电路图。

图6是进行闭锁工作的情况下的工作定时图。

图7是没有进行闭锁工作的情况下的工作定时图。

图8(a)和(b)是图6的时刻t13～t14期间的详细定时图。

图9是用ABL方式进行存储器单元21的读取的情况下的工作定时图。

图10是使用图5的感测放大器6来进行向存储器单元21的写入的情况下的工作定时图。

图11是使用图5的感测放大器6来分为偶数位线BL和奇数位线BL地进行存储器单元21的读取的情况下的工作定时图。

图12是第三实施方式涉及的感测放大器6的电路图。

图13是具备外部控制器41和半导体存储装置1的存储器系统42的概要框图。

图14是用前缀命令(prefix command，前置命令)指示的情况下的概要定时图。

图15是表示外部前缀命令的传送次序的一例的图。

图16是表示调整SASRC节点的电压的电压调整部51的一例的电路图。

图17是表示基准电压生成电路61的一例的电路图。

具体实施方式

作为感测方式之一，已知有ABL(All Bit Line，全位线)方式。在ABL方式中，在对位线预充电后，使电流在一列内的全部位线流通，使各位线电位为一定。在该状态下，基于从位线流通的电流量，而检测来自存储器单元的读取数据。

然而，ABL方式的感测放大器存在工作电压高这一问题。在智能手机等便携电子设备中，对于低消耗电力的要求高，期望即使令电源电压下降也能稳定地工作的半导体存储装置。