[发明专利]用于集成电路中的泄漏电流减少的设备及方法

说明书

本发明涉及集成电路IC中的泄漏电流减少。在一个方面中，一种IC可包含数字逻辑电路及极化电路。所述数字逻辑电路可具有多个输入且可包含多个逻辑门。所述极化电路可接收备用信号及包括多个位的数字输入信号。在所述备用信号被停用时，所述极化电路可基于所述数字输入信号而控制所述数字逻辑电路的所述多个输入。然而，在所述备用信号被激活时，所述极化电路可将所述数字逻辑电路的所述多个输入控制为低功率状态，相对于所述数字逻辑电路的至少一个其它状态，所述低功率状态与所述多个逻辑门的较小泄漏电流相关联。

技术领域

本发明的实施例大体来说涉及电子器件，且更特定来说，涉及集成电路(IC)中的泄漏电流减少。

背景技术

集成电路(IC)的静态功率耗散可能是IC的整体功率耗散的相对大的组成部分。举例来说，在某些存储器IC中，静态功率耗散可表示IC所耗散的功率的多达例如70％。另外，由于晶体管尺寸随着处理的进步而变得更小，晶体管的密度可能增加且IC的静态功率耗散可相对于IC的动态功率耗散增加。IC相对大量的静态功率耗散可与晶体管的泄漏电流相关联。

可使用某些电路设计技术来减少泄漏电流且因此减少静态功率耗散。举例来说，电路可使用具有较长沟道宽度及/或较高阈值电压的晶体管来减少泄漏电流。然而，此类技术可能对电路延迟及/或电路面积具有显著影响，或者可能仅提供不足的静态功率耗散减少。

附图说明

提供这些图式及在本文中相关联的描述是为了图解说明本发明的特定实施例且并不旨在是限制性的。

图1是数字逻辑门的一个实例的示意性框图。

图2是图解说明晶体管极化的四个实例的电路图。

图3是根据一个实施例的电子电路的示意性框图。

图4A及4B是根据各种实施例的电子电路的电路图。

图5是根据另一实施例的电子电路的示意性框图。

图6A及6B是电子电路的两个实施例的示意性框图。

图7是根据一个实施例在数字电路中进行泄漏减少的说明性过程的流程图。

图8是根据一个实施例的集成电路设计的说明性过程的流程图。

为避免重复说明，可通过相同参考编号来提及具有相同或类似功能的组件。

具体实施方式

虽然本文中描述了特定实施例，但所属领域的一般技术人员将明了其它实施例，包含并不提供本文中所陈述的所有益处及特征的实施例。

图1是数字逻辑门10的一个实例的示意性框图。数字逻辑门10包含下拉电路1及上拉电路2。数字逻辑门10包含第一输入A、第二输入B、第三输入C及输出OUT。虽然图1图解说明包含三个输入及一个输出的数字逻辑门10，但本文中的教示适用于具有更多或更少输入及/或额外输出的数字逻辑门。

下拉电路1电连接于输出OUT与第一或功率低供应电压V₁之间。上拉电路2电连接于输出OUT与第二或功率高供应电压V₂之间。如所属领域的一般技术人员将了解，下拉电路1及上拉电路2可用于基于输入A、B、C的状态而将输出OUT的状态控制为逻辑高值或逻辑低值。举例来说，下拉电路1可包含用于针对输入A、B、C的某些状态将输出OUT控制为逻辑低或“0”值的一个或多个晶体管，例如n型金属氧化物半导体(NMOS)晶体管。另外，上拉电路2可包含用于针对某些输入状态将输出OUT控制为逻辑高或“1”的一个或多个晶体管，例如p型金属氧化物半导体(PMOS)晶体管。数字逻辑门的实例包含但不限于反相器、缓冲器、“与非”门、“或非”门、“与”门、“或”门、“异或非”门、“异或”门及多路复用器。