[发明专利]使用标准控制器部件的大容量存储系统有效
申请号: | 201480056078.3 | 申请日: | 2014-11-11 |
公开(公告)号: | CN105612580B | 公开(公告)日: | 2019-06-21 |
发明(设计)人: | F·A·韦尔;S·拉简;S·C·贝斯特 | 申请(专利权)人: | 拉姆伯斯公司 |
主分类号: | G11C5/04 | 分类号: | G11C5/04;G06F12/06;G06F13/16;G11C7/10 |
代理公司: | 北京市金杜律师事务所 11256 | 代理人: | 酆迅;张昊 |
地址: | 美国加利*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 使用 标准 控制器 部件 容量 存储系统 | ||
1.一种存储模块,包括:
多个器件站点;以及
第一数据DQ缓冲部件,耦合至所述多个器件站点,其中当所述存储模块被插入到具有多点下传数据链接的第一类型的存储通道中时,所述第一数据DQ缓冲部件以第一模式进行操作,而当所述存储模块被插入到具有点对点数据链接的第二类型的存储通道中时,所述第一数据DQ缓冲部件以第二模式进行操作;
至少十八个动态随机存取存储器DRAM器件,设置在相应的器件站点处;
九个DQ缓冲部件,耦合至所述至少十八个DRAM器件,所述九个DQ缓冲部件中的每一个DQ缓冲部件都耦合至所述至少十八个DRAM器件中的相应的对,其中所述九个DQ缓冲部件包括所述第一数据DQ缓冲部件;以及
命令和地址CA缓冲部件,耦合至所述至少十八个DRAM器件。
2.根据权利要求1所述的存储模块,其中所述第一数据DQ缓冲部件被编程为在所述第一模式和所述第二模式中操作为中继器。
3.根据权利要求1所述的存储模块,其中所述第一数据DQ缓冲部件被编程为在所述第一模式中操作为中继器而在所述第二模式中操作为多路复用器。
4.根据权利要求1所述的存储模块,其中所述存储模块连接至存储控制器,所述多点下传数据链接与连接至所述存储控制器的所有其他存储模块共享,并且其中所述点对点数据链接不连接至与所述存储控制器连接的所有其他存储模块。
5.根据权利要求1所述的存储模块,其中所述点对点数据链接是点对点P-P链接或点对两点P-2P链接中的至少一种。
6.根据权利要求1所述的存储模块,其中所述CA缓冲部件还包括:
初级数据链接,用于接收来自存储控制器的芯片选择CS信息以选择所述存储模块作为用于访问的所选模块,其中连接至所述存储控制器的其他存储模块是未被选择的模块;以及
次级数据链接,用于将所述CS信息重新发射至至少一个所述未被选择的模块。
7.根据权利要求1所述的存储模块,其中所述CA缓冲部件还包括:
初级数据链接,用于在所述存储模块被存储控制器选择时接收来自所述存储控制器的芯片选择CS信息;以及
次级数据链接,用于在所述存储模块没有被所述存储控制器选择时接收从与所述存储控制器连接的另一存储模块重新发射的所述CS信息的副本。
8.根据权利要求1所述的存储模块,其中所述存储模块还包括:
三个初级端口,用于在所述第一模式中耦合至三个所述多点下传数据链接以及在所述第二模式中耦合至三个所述点对点数据链接;和
三个次级端口,耦合至所述至少十八个DRAM器件中的三个DRAM器件。
9.根据权利要求8所述的存储模块,还包括设置在母板衬底中并且耦合在所述九个DQ缓冲部件中的至少两个DQ缓冲部件之间的专用总线。
10.根据权利要求1所述的存储模块,
其中所述命令和地址CA缓冲部件被耦合至CA链接和设置在母板衬底上的专用总线,所述CA缓冲部件在所述CA链接之上接收来自存储控制器的芯片选择CS信息并在所述专用总线上广播所述CS信息的副本。
11.根据权利要求9所述的存储模块,其中所述CA缓冲部件以约一时钟周期延迟将所述专用总线上的芯片选择CS信息的副本共享至与存储控制器连接的其他存储模块。
12.根据权利要求1所述的存储模块,其中所述多个器件站点中的至少一个器件站点包括单个器件、两个封装堆叠、至少一个两管芯堆叠或者具有微缓冲部件的四管芯堆叠中的至少一种。
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