[发明专利]半导体装置的制造方法以及半导体装置

说明书

本发明提供能够降低导通电阻的半导体装置的制造方法。本发明在基板(11)上形成漂移层(12)。另外，在漂移层表面形成离子注入层(13)。另外，在漂移层内形成剩余碳区域(31)。另外，对漂移层进行加热。在形成剩余碳区域的情况下，在比离子注入层和漂移层的界面深的区域中形成剩余碳区域。在对漂移层进行加热的情况下，激活离子注入层的杂质离子而形成激活层(113)，使晶格间碳原子扩散到激活层侧。

技术领域

本发明改善半导体装置的电气特性。

背景技术

以往以来，存在使用SiC(碳化硅)基板的肖特基二极管、pn二极管、MOSFET(MetalOxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)或者IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等功率半导体装置。SiC具有比Si高的绝缘击穿电场强度，所以使用SiC基板的这些半导体装置也能够使用于在Si的情况下不能适用的超高耐电压区域(10kV以上)。

在这样的超高耐电压区域中，为了确保耐压，使用低浓度并且厚膜的漂移层。因此，在半导体装置被用作单极型器件的情况下，漂移电阻、进而导通电阻容易变大。因此，为了降低导通电阻，经常使用双极型器件。作为双极型器件，可以举出例如pn二极管或者IGBT等。在双极型器件中，电子以及空穴这两种载流子对传导有贡献，所以低浓度的漂移层看起来犹如高浓度地被掺杂那样发挥作用(电导率调制效果)，导通电阻显著降低。

在讨论双极型器件的性能之后，将过剩载流子由于再结合而消失的时间常数(载流子的生存期)列举为重要的指标。生存期越大，则双极型器件中的电导率调制效果越大，所以作为结果，能够降低导通电阻。另一方面，如果生存期过大，则由于载流子的累积而双极型器件的开关特性恶化，导致开关损失增大。因此，需要根据器件的使用目的，将生存期控制为最佳。

在通常被用作功率器件的材料的Si或者SiC等间接跃迁型半导体中，带间的电子和空穴的再结合速度慢，所以生存期变大。但是，另一方面，当在半导体材料中存在杂质、本征缺陷、位错或者层叠缺陷等结晶缺陷的情况下，在带隙中产生能量能级(缺陷能级)。有时电子和空穴经由该缺陷能级进行再结合，该缺陷被称为再结合中心。在有多个再结合中心的情况下，用各自的再结合过程中的生存期的倒数之和的倒数来表示作为半导体材料的生存期。因此，在有多个的再结合过程中，通过生存期最小的过程来限制半导体材料的生存期的速率。

因此，在间接跃迁型半导体中，并非是半导体材料本来具备的带间跃迁的生存期，而是通过再结合中心来确定生存期。特别是，成为使生存期减小的主要原因的再结合中心被称为生存期抑制因数。

此前，报告了以确定成为SiC的生存期抑制因数的缺陷或者降低它为目的的很多研究成果。

Zhang等针对原生(as-grown)SiC层中的电活性的缺陷(被称为再结合中心或者载流子陷阱)，使用深能级瞬态光谱法(Deep Level Transient Spectroscopy：DLTS)以及少数载流子瞬态光谱法(Mi Nority Carrier Transient Spectroscopy：MCTS)，确定成为生存期抑制因数的缺陷(非专利文献1)。根据非专利文献1，测定由Z1/Z2中心以及EH6/7中心的本征缺陷所导致的电子陷阱以及由硼杂质所导致的空穴陷阱。特别是，Z1/Z2陷阱或者EH6/7陷阱的密度相对于生存期呈现相反的相关性，所以示意了它们是生存期抑制因数。

Hiyoshi等提出通过对原生SiC外延层进行热氧化，在热氧化过程中被放出到SiC层的晶格间碳原子扩散并埋入在原生SiC外延层中存在的碳空位的模型，示出通过热氧化实现Z1/Z2陷阱或者EH6/7陷阱的低密度化(非专利文献2)。