[发明专利]用于制造后段（BEOL）互连中改进的重叠的对角线硬掩模

说明书

说明了将对角线硬掩模用于制造后段(BEOL)互连中改进的重叠的自对准过孔和插塞。在实施例中，一种制造用于集成电路的互连结构的方法包括在布置于衬底上方的层间电介质层上方形成第一硬掩模层。所述第一硬掩模层包括多条第一硬掩模线，所述多条第一硬掩模线具有在第一方向上的第一光栅，以及包括与所述第一光栅交错的一个或多个牺牲材料。所述方法还包括在所述第一硬掩模层上方形成第二硬掩模层。所述第二硬掩模层包括多条第二硬掩模线，所述多条第二硬掩模线具有在与所述第一方向成对角线斜交的第二方向上的第二光栅。所述方法还包括使用所述第二光栅作为掩模，蚀刻所述第一硬掩模层以形成图案化的第一硬掩模层。

技术领域

本发明的实施例属于半导体结构和处理的领域，具体而言，是用于制造后段(BEOL)互连中改进的重叠的对角线硬掩模。

背景技术

近几十年来，集成电路中特征的缩放是日益增长的半导体工业背后的驱动力。越来越小的特征实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的驱动并非没有问题。优化每一个器件的性能的必要性变得日益显著。

集成电路通常包括导电的微电子结构，它们在本领域中称为过孔，用以将过孔上方的金属线或其它互连电连接到过孔下方的金属线或其它互连。过孔典型地借助光刻工艺形成。有代表性地，可以将光致抗蚀剂层旋涂在电介质层上，使光致抗蚀剂层通过图案化的掩模曝光于图案化的光化辐射，随后可以对曝光的层进行显影以便在光致抗蚀剂层中形成开口。接下来，通过将光致抗蚀剂层中的开口用作蚀刻掩模在电介质层中蚀刻用于过孔的开口。这个开口被称为过孔开口。最后，可以用一种或多种金属或其它导电材料填充过孔开口以形成过孔。

在过去，已经逐步减小了过孔的尺寸和间隔，预计将来过孔的尺寸和间隔至少对于一些类型的集成电路(例如高级微处理器、芯片组部件、图形芯片等)会继续逐步减小。过孔尺寸的一个测量是过孔开口的临界尺寸。过孔间隔的一个测量是过孔间距。过孔间距表示在最接近的相邻过孔之间的中心到中心距离。

当借助这种光刻工艺以极小的间距图案化极小的过孔时，几个难题就自己呈现出来，尤其是当间距约为70纳米(nm)和/或更小时和/或当过孔开口的临界尺寸约为35nm或更小时。一个这样的挑战是：在过孔与上方互连之间的重叠以及在过孔与下方焊盘互连之间的重叠通常需要被控制为过孔间距四分之一数量级的高容限。由于过孔间距尺寸随时间不断减小，重叠容限往往以甚至大于光刻设备能够跟得上的速度随之一起减小。

另一个这种挑战是过孔开口的临界尺寸普遍往往比光刻扫描器的分辨能力更快地缩小。存在用以缩小过孔开口的临界尺寸的缩小技术。但缩小量往往受到最小过孔间距的限制，以及缩小工艺的能力的限制，以达到足够光学临近效应修正(OPC)中性，且不显著损害线宽度粗糙度(LWR) 和/或临界尺寸均匀性(CDU)。

再一个这种挑战是光致抗蚀剂的LWR和/或CDU特性通常需要随着过孔开口的临界尺寸减小而改进，以便保持临界尺寸预算的相同总体比例。但当前，大多数光致抗蚀剂的LWR和/或CDU特性的改进不如过孔开口的临界尺寸减小得快。

再一个这种挑战是极小的过孔间距普遍往往低于甚至极紫外(EUV) 光刻扫描器的分辨能力。结果，可能通常会使用两个、三个或更多个不同光刻掩模，这往往增大了成本。在某些点，如果间距继续减小，即使利用多个掩模也不可能使用EUV扫描器为这些极小的间距印刷刷出过孔开口。

因而，在过孔制造技术领域中需要改进。

附图说明

图1A-1X例示了根据本发明实施例的集成电路层的部分，表示在使用对角线硬掩模的自对准过孔和插塞(plug)图案化的方法中的多个操作，其中：

图1A例示了在沉积后，但在图案化前形成于层间电介质(ILD)层上的硬掩模材料层的起始结构的横截面视图；