[发明专利]多重图案化参数的测量

说明书

相关申请案的交叉参考

本专利申请案根据35U.S.C.§119主张2013年12月23日申请的标题为“用于测量多重图案化的参数的方法和设备(Method and Apparatus for Measuring Parameters of Multiple Patterning)”的第61/920,462号美国临时专利申请案的优先权，所述申请案的全部内容以引用的方式并入本文。

技术领域

所述实施例涉及度量系统和方法，且更具体地涉及用于特征化由多重图案化工艺产生的结构尺寸的参数的改进测量的方法和系统。

背景技术

半导体装置(例如逻辑和存储器装置)通常通过应用到样品的一系列处理步骤来制造。通过这些处理步骤形成半导体装置的各种特征和多个结构层级。例如，光刻尤其是一种涉及在半导体晶片上产生图案的半导体制造工艺。半导体制造工艺的额外实例包含，但不限于，化学机械抛光、蚀刻、沉积和离子植入。多个半导体装置可制造在单个半导体晶片上且接着分离为个别半导体装置。

对于给定光刻系统，现在通常采用多重图案化技术来增加印刷到半导体晶片上的特征的分辨率。图1A到1D描绘通常称为光刻-蚀刻-光刻-蚀刻(LELE)工艺的双重图案化光刻(DPL)技术。图1A描绘硅基层10、界面层(例如二氧化硅)、装置层12、硬掩模层13、牺牲层14和由光刻图案化步骤造成的图案化抗蚀剂层15。图1A中描绘的结构接着经历导致图1B中说明的结构的曝光和蚀刻步骤。在这个结构中，抗蚀剂层15的图案已有效地转印到硬掩模层13。牺牲层14和经图案化抗蚀剂层15都已被移除。采用多个沉积和光刻步骤来达成图1C中说明的结构。图1C说明建立在硬掩模层13的顶部上的另一个牺牲层16和图案化抗蚀剂层17。图案化抗蚀剂层17包含具有与第一图案化抗蚀剂层15相同且也与蚀刻到硬掩模层13中的图案相同的间距的图案。然而，图案化抗蚀剂层17与硬掩模层13的图案偏移达图案化抗蚀剂层17的间距的一半。图1C中描绘的结构接着经历导致图1D中说明的结构的曝光和蚀刻步骤。在这个结构中，抗蚀剂层17的图案已有效地转印到硬掩模层13。牺牲层16和图案化抗蚀剂层17都已被移除。图1D说明蚀刻到硬掩模13中的图案，所述图案是由光刻系统的掩模产生的图案化抗蚀剂层15和17的间距的两倍。

图1D还描绘非优化DPL工艺的效应。理想地，双重图案化结构的标称间距应为恒定值P。然而，由于DPL工艺中的缺陷，所得结构的间距可由于光栅非均匀性而依据位置变化。这通常称为“间距走线(pitch walk)”。偏离标称间距P的变动被描绘为图1D中的ΔP。在另一个实例中，每一所得结构的临界尺寸应为相同标称值CD。然而，由于DPL工艺中的缺陷，所得结构的临界尺寸(例如，中间临界尺寸、底部临界尺寸等等)可依据位置而变化。偏离临界尺寸CD的变动被描绘为图1D中的ΔCD。

间距走线和ΔCD是由DPL工艺中的缺陷(例如两个光刻层之间的错位、光刻工艺的聚焦和曝光的非均匀性、掩模图案误差等等)引起的示范性几何误差。间距走线和ΔCD都引入大于预期的单位晶胞。虽然特别描述间距走线和ΔCD，但是也可预期其它多重图案化误差。

虽然参考图1A到1D描述LELE工艺，但是也可预期引起类似误差的许多其它多重图案化工艺(例如，光刻-光刻-蚀刻、间隔件界定的双重图案化等等)。类似地，虽然参考图1A到1D描述双重图案化工艺，但是例如四重图案化的较高阶图案化工艺中也出现类似误差。通常，例如间距走线和ΔCD的误差在由较高阶图案化工艺产生的结构中更为明显。

度量过程在半导体制造工艺期间的各个步骤中用于以检测晶片上的缺陷以促进较高良率。光学度量技术提供在无样本破坏风险的情况下进行高处理量测量的可能。包含散射计和反射计实施方案和相关联的分析算法的多种基于光学度量的技术通常用以特征化临界尺寸、膜厚度、组合物和纳米级结构的其它参数。

然而，由于光学CD和甚至CD-SEM测量对这些类型的误差缺乏明显的灵敏度的事实，由多重图案化工艺引起的误差的测量特别具有挑战性。

由于日益变小的分辨率的要求、多参数相关性、日益复杂的几何结构和不透明材料使用量的增加，涉及由多重图案化工艺产生的结构的测量的度量应用提出了挑战。因此，期望用于改进测量的方法和系统。

发明内容

呈现用于评估多重图案化工艺的性能的方法和系统。更具体地，测量由多重图案化工艺产生的几何结构且根据本文中描述的方法和系统确定特征化由所述多重图案化工艺引起的几何误差的一或多个参数值。