[发明专利]碳化硅半导体装置

说明书

本发明能够一边抑制短路耐量的降低，一边降低导通电阻。本发明具有SiC外延层(2)、阱区域(3)、源极区域(4)、沟道电阻调整区域(6)、栅极电极(7)、层间绝缘膜(9)、源极电极(10)、以及漏极电极(12)。沟道电阻调整区域(6)是在阱区域(3)的表层被源极区域(4)和SiC外延层(2)夹着而形成的。沟道电阻调整区域(6)是，在与由源极区域(4)和SiC外延层(2)夹着沟道电阻调整区域(6)的方向相交叉的方向，间断地形成第1杂质区域的区域。

技术领域

本发明涉及一种逆变器装置等所使用的碳化硅半导体装置。

背景技术

就现有的n沟道型SiC-金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)而言，为了降低沟道电阻(导通电阻)，提出了使沟道长度变短、或者在沟道区域的整个面进行n型的离子注入等设计(专利文献1)。

专利文献1：日本特开昭59-149057号公报

发明内容

但是，现有的SiC-MOSFET存在下述问题，即，通过以上述的方法降低沟道电阻，即降低导通电阻，从而饱和电流变大，短路耐量大幅地降低。

本发明就是为了解决上述问题而提出的，其目的在于提供一种能够一边抑制短路耐量的降低、一边降低导通电阻的技术。

本发明的一个方式涉及的碳化硅半导体装置具有：第1导电型的外延层，其形成于碳化硅半导体衬底的上表面；第2导电型的阱区域，其在所述外延层的表层局部地形成；第1导电型的源极区域，其在所述阱区域的表层局部地形成；沟道电阻调整区域，其是在所述阱区域的表层被所述源极区域和所述外延层夹着而形成的；栅极电极，其在所述沟道电阻调整区域的上表面隔着栅极绝缘膜而形成；层间绝缘膜，其形成为将所述栅极电极覆盖；源极电极，其形成于所述层间绝缘膜的上表面以及所述源极区域的上表面；以及漏极电极，其形成于所述碳化硅半导体衬底的下表面，所述沟道电阻调整区域是，在与由所述源极区域和所述外延层夹着所述沟道电阻调整区域的方向相交叉的方向，间断地形成第1导电型的第1杂质区域、或者第2导电型的第2杂质区域的区域，在所述沟道电阻调整区域为间断地形成所述第1杂质区域(6)的区域的情况下，所述第1杂质区域(6)的杂质浓度比所述外延层(2)的杂质浓度高，在所述沟道电阻调整区域为间断地形成所述第2杂质区域(6a)的区域的情况下，所述第2杂质区域(6a)的杂质浓度比所述阱区域(3)的杂质浓度高。

发明的效果

根据本发明的上述方式，能够一边抑制短路耐量的降低，一边降低导通电阻。即，通过在阱区域的表层局部地形成载流子浓度不同的区域(沟道电阻调整区域)，从而电流会局部地集中于沟道电阻低的区域。于是，电流集中的部分局部地发热,其电阻变高，因此抑制流过的电流。因而，与沟道部的载流子浓度均匀且导通电阻相同的半导体装置相比，饱和电流得到抑制，因此短路耐量提高。

本发明的目的、特征、技术方案以及优点通过以下的详细说明和附图会变得更加清楚。

附图说明

图1是表示实施方式涉及的碳化硅半导体装置的构造的剖视图。

图2是表示实施方式涉及的碳化硅半导体装置的构造的俯视图。

图3是表示实施方式涉及的碳化硅半导体装置的另一个构造的剖视图。

图4是表示实施方式涉及的碳化硅半导体装置的另一个构造的俯视图。

图5是表示实施方式涉及的碳化硅半导体装置的变形例的构造的俯视图。

图6是表示实施方式涉及的碳化硅半导体装置的变形例的构造的剖视图。

具体实施方式