[发明专利]一种用于基于模拟视频信号的输入垂直同步信号来生成输出Vsync信号的设备有效
申请号: | 201480083894.3 | 申请日: | 2014-10-30 |
公开(公告)号: | CN107113368B | 公开(公告)日: | 2020-09-01 |
发明(设计)人: | 刘根林;张冰 | 申请(专利权)人: | 美国莱迪思半导体公司 |
主分类号: | H04N5/06 | 分类号: | H04N5/06 |
代理公司: | 北京市金杜律师事务所 11256 | 代理人: | 王茂华 |
地址: | 美国俄*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 一种 用于 基于 模拟 视频信号 输入 垂直 同步 信号 生成 输出 vsync 设备 | ||
1.一种用于基于模拟视频信号的输入垂直同步(Vsync)信号来生成输出Vsync信号的设备,基于所述输出Vsync信号来服从对输出视频时钟信号的抖动要求,所述设备包括:
相位频率检测器,被配置为生成所述输入Vsync信号与所述输出Vsync信号之间的相位差;
数字滤波器,被配置为对所述相位差滤波以产生Vsync调节信号;
限制器模块,被配置为限制所述Vsync调节信号,使得所述输出视频时钟信号符合所述抖动要求;以及
Vsync发生器,被配置为基于限制的所述Vsync调节信号来调节所述输出Vsync信号的定时,以跟随所述输入Vsync信号。
2.根据权利要求1所述的设备,其中所述限制器模块修剪所述Vsync调节信号以保持低于与对所述输出视频时钟的所述抖动要求一致的预定义的频率。
3.根据权利要求1所述的设备,其中所述输出视频时钟信号是针对与所述模拟视频信号对应的数字视频数据的像素时钟信号,所述设备还包括:
像素时钟发生器,被配置为根据限制的所述Vsync调节信号来生成所述像素时钟信号,其中所述像素时钟信号符合所述抖动要求。
4.根据权利要求3所述的设备,其中:
所述像素时钟发生器包括数字锁相环(DPLL),所述数字锁相环(DPLL)被配置为根据具有基本周期和偏移的水平同步(Hsync)周期来生成Hsync信号,所述偏移基于分数步长;以及
所述限制器模块包括分数步长控制器,所述分数步长控制器被配置为基于限制的所述Vsync调节信号来输出所述分数步长。
5.根据权利要求4所述的设备,其中所述像素时钟发生器包括分频器,所述分频器被配置为对所述像素时钟信号的频率进行分频。
6.根据权利要求4所述的设备,其中所述分数步长控制器被配置为针对视频的每个帧周期性地更新所述分数步长。
7.根据权利要求4所述的设备,其中所述分数步长控制器被配置为针对视频的预定义的数目的行的每个集合周期性地更新所述分数步长。
8.根据权利要求4所述的设备,其中所述分数步长控制器被配置为根据外部可配置的预定频率来更新所述分数步长。
9.根据权利要求3所述的设备,还包括:
视频定时发生器,被配置为基于所述像素时钟信号来生成Hsync信号和所述输出Vsync信号。
10.根据权利要求1所述的设备,其中所述数字滤波器是前馈二阶数字滤波器。
11.根据权利要求1所述的设备,其中所述相位差在所述输出Vsync信号和相位上最接近所述输出Vsync信号的所述输入Vsync信号之间,使得所述相位差不超过180度。
12.根据权利要求1所述的设备,还包括:
CVBS解码器,被配置为接收所述模拟视频信号,并且从所述模拟视频信号生成所述输入Vsync信号,并且还被配置为生成对应于所述模拟视频信号的数字视频数据。
13.根据权利要求12所述的设备,还包括:
行缓冲器,被配置为从所述CVBS解码器接收所述数字视频数据;以及
视频定时发生器,被配置为根据限制的所述Vsync调节信号来生成输出Hsync信号,使得所述输出Hsync信号与所述抖动要求一致,其中所述数字视频数据根据基于所述输出Hsync信号的时钟被时钟控制输出所述行缓冲器。
14.根据权利要求12所述的设备,还包括:
行缓冲器,其中所述数字视频数据根据所述输出视频时钟被时钟控制输出所述行缓冲器。
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