[发明专利]一种适合深度并行数据处理的无线Mesh网路由节点装置在审

专利信息
申请号: 201510015441.3 申请日: 2015-08-04
公开(公告)号: CN104506447A 公开(公告)日: 2015-07-29
发明(设计)人: 谢银波;杨剑锋;郭成城 申请(专利权)人: 武汉大学
主分类号: H04L12/771 分类号: H04L12/771;H04W40/02
代理公司: 武汉科皓知识产权代理事务所(特殊普通合伙) 42222 代理人: 赵丽影
地址: 430072 湖*** 国省代码: 湖北;42
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摘要:
搜索关键词: 一种 适合 深度 并行 数据处理 无线 mesh 网路 节点 装置
【说明书】:

技术领域

发明属于无线mesh通信网络技术领域,特别涉及一种适合深度并行数据处理的无线Mesh网路由节点装置。

背景技术

无线Mesh网络(Wireless Mesh Networks,亦称无线网状网、无线网格网等)是一种基于多跳路由、对等网技术的新型网络结构,作为一种无线互联的通信技术得到越来越广泛的应用。主要由两种网络节点组成:Mesh路由器和Mesh终端,它由Ad-Hoc网络(一种无线多跳网络)发展变化而来,承袭了Ad-Hoc网络动态扩展、自组网、自配网、自管理以及自愈合等优良特性。

现有的mesh网络节点装置,多采用单核NPU(Network Processor Uinit网络处理器)或单芯片MNPU(Muticore Network Processor Uinit多核网络处理器)为核心CPU的设计,这类节点装置CPU内部有并行微处理单元,适合于对无线网络封包的转发和路由,但限于CPU的处理能力,在应对深度QoS服务,如:DPI(深度报文解析)等中受到极大的限制。

本发明Mesh网络节点装置,利用多模技术和一体化结构设计,配合基于TDMA(Time Division Multiple Access时分多址)模型的路由算法,特别是并行路由算法,可有效解决无线Mesh多跳过程中极大损耗,QoS(Quality of Service服务质量)下降问题,在无线性能诸如:传输距离、移动速率、抗干扰、穿透等方面和无线网络安全方面有大幅提高,支持复杂或对安全要求高的环境下开展无线数据传输、无线视频图像监控、IP视频会议、IP音频电话、无线定位、无线数控等业务。此外,便携式及太阳能功能结构单元设计,能满足装置在野外无市电工作状态下的组网应用需要。

发明内容

本发明要解决的技术问题是设计一种适合深度并行数据处理的无线Mesh网路由节点装置,多台通过有线或者无线网络接口可组成分布式拓扑结构,可根据用户的组网应用增减,各模块可灵活配置成多种频段要求和标准下的无线mesh网络结构。具备分布式多跳功能,允许网络中节点的自动加入,可接入互联网,能迅速实现无线覆盖,同时,装置亦可应用于在有市电供给或无市电供给情况下的野外mesh网络组网的需要。

本发明装置以多核网络多核处理器核心电路为中心,包括:FPGA控制电路、网络处理器核心电路NP1、无线网卡模块1、天线1、Flash闪存电路1、DDR内存电路1、网络处理器核心电路NP2、无线网卡模块2、天线2、Flash闪存电路2、DDR内存电路2、SRAM内存1、SRAM内存2、太阳能/市电可切换供电电路、以太网接口电路1、以太网接口电路2、串行接口组成。其中:

FPGA控制电路(1)的一个输入/输出接口a1连接到网络处理器核心电路NP1(2)的一个输入/输出口d2,网络处理器核心电路NP1(2)的一个输入/输出接口a2连接到无线网卡模块1(3)的输入/输出接口b3, 无线网卡模块1(3)的输入/输出接口a3连接到天线1(4)的输入/输出接口;网络处理器核心电路NP1(2)的一个输入/输出接口b2连接到Flash闪存电路1(5)的输入/输出接口,网络处理器核心电路NP1(2)的一个输入/输出接口c2连接到DDR内存电路1(6)的输入/输出接口。

FPGA控制电路(1)的一个输入/输出接口d1连接到网络处理器核心电路NP2(7)的一个输入/输出口d3,网络处理器核心电路NP2(7)的一个输入/输出接口a5连接到无线网卡模块2(8)的输入/输出接口b4, 无线网卡模块2(8)的输入/输出接口a4连接到天线2(9)的输入/输出接口;网络处理器核心电路NP2(7)的一个输入/输出接口b5连接到Flash闪存电路2(10)的输入/输出接口,网络处理器核心电路NP2(7)的一个输入/输出接口c3连接到DDR内存电路2(11)的输入/输出接口。

FPGA控制电路(1)的一个输入/输出接口b1连接到SRAM内存1(12)的输入/输出口;FPGA控制电路(1)的另一个输入/输出接口c1连接到SRAM内存2(13)的输入/输出口,

太阳能/市电可切换供电电路(14)的一个输出接口b6连接到FPGA控制电路(1)的一个输入接口e1,其另一个输出接口连接到网络处理器核心电路NP1(2)的一个输入接口e2,其还一个输出接口连接到网络处理器核心电路NP1(7)的一个输入接口e3。

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