[发明专利]用于高压互连的浮动保护环

说明书

技术领域

本发明主要涉及半导体器件。确切地说，本发明是关于高压集成电路的器件结构。

背景技术

近年来，智能功率技术获得了更多的重视。智能功率技术提供模拟和数字电路集成（例如双极和互补金属氧化物半导体（CMOS）器件）与功率级（例如双扩散金属氧化物半导体（DMOS）器件）集成在一个单独芯片上。因此，智能功率技术提供更多的性能，以便在CMOS的高密度、低功率消耗，双极的高功率驱动能力和高速度，DMOS的大电流和高击穿电压之间选择。在一个单独芯片上具有多种功能（包括模拟、数字和电源），使系统设计最小化，用于汽车、工业、远程通信和电子数据处理等领域。另外，智能功率技术包括功率晶体管的诊断和保护功能，提高了适用于不同应用的功率驱动器的耐用性和可靠性。

如今的智能功率应用需要栅极驱动器在50～1200V范围内驱动功率晶体管（例如MOSFET或IGBT）。高压的关键问题在于功率器件的设计及其与低压器件的集成过程。图1A表示一种传统的高压栅极驱动器集成电路的俯视图，图1B表示图1A所示的传统高压栅极驱动器集成电路的剖面图。参见图1A和图1B，高压栅极驱动器集成电路10通常包括一个低压电路区12和一个在高压浮动槽内部的高压电路区14。此处，“高压电路区”一词是指位于高压浮动槽内部的低压电路的电路区，高压浮动槽包围着高压电路区14。浮动槽包括一个降低表面电场区11，端接一个高压电路区。电阻器包括高压浮动槽，决定触发 控制电路的电压，控制电路接通高端功率晶体管。结型端接区16设置在低压区12和高压浮动槽11之间。结型端接区16在低压电路区12和高压电路区14之间提供电绝缘。电平位移器18，例如一个或多个N-型横向双扩散MOS（LDMOS）晶体管，设置在低压区12中，用于参照地电压的信号电压位移到参照高压浮动槽的信号电压。电平位移器18形成在N-掩埋层中，接地到p-型衬底。电平位移器18可以是一个使用N-漏极区制成的横向LDMOS。LDMOS的源极在N-漏极区中绝缘，或者直接位于P-型衬底中。

电平位移器18和高压电路区14通过金属13电连接。金属13连接电平位移器18的漏极，穿过结型绝缘物16，连接到高压电路区14中的高压电路。由于金属13连接到高压（例如600V），可以使硅中的高电场位于金属13下方，导致骤回和击穿下降。还可选择，电平位移器件（LDMOS）可以合并到高压电路区中，以避免金属交叉造成的击穿下降。然而，LDMOS漏极和高压电路区之间的漏电流造成了一个问题。高压栅极驱动器集成电路10还采用形成在P-型衬底17和N-型外延层20之间的N-型掩埋层结构19。N-型掩埋层19（NBL）形成在P-型衬底17和N-型外延层20之间。N-型掩埋层19（NBL）形成在高压电路区14和低压电路区12中，以降低寄生PNP传导，防止闩锁。在高压栅极驱动器集成电路的制备中，掩埋层需要额外的处理步骤，从而增加了制造成本。

图2A表示利用P-外延制成的传统的高压栅极驱动器集成电路的剖面图，P-外延在高端槽和衬底传感器之间的间距较小。图2B表示传统的高压栅极驱动器集成电路的剖面图，邻近的低压N槽靠近高压N槽。然而，耗尽（如图2A和2B中的虚线所示）位于高压互连下方，致使硅中的高电场在互连下方。而且，耗尽弯曲并延伸到p-阱区下方，使PNP在图2B所示的情况下穿通。在如图2A所示的情况下，耗尽曲率导致高电场，引起骤回。

正是在这一前提下，提出了本发明的技术方案。

发明内容

本发明的目标旨在改善现有技术中的一个或多个问题，因此提出以下有效的可选方案。

本发明提供一种集成电路，包括：一个第一导电类型半导体的衬底；一个第一导电类型半导体的轻掺杂半导体层，设置在衬底上方；一个驱动电路，包括一个第二导电类型半导体的第一掺杂区，设置在半导体层中；一个导电互连结构，形成在半导体层上方，并且一端电连接到驱动电路；至少一个保护结构，形成在半导体层中以及互连结构下方，其中所述的至少一个保护结构电浮动；以及一个第一导电类型半导体的阱区，形成在半导体层顶部以及互连结构下方，其中所述的阱区设置在驱动电路和所述的至少一个保护结构之间，且该阱区的掺杂浓度高于半导体层。

其中，所述的至少一个保护结构包括一个第二导电类型半导体的区域，形成在第一导电类型半导体的半导体层中。

其中，所述的至少一个保护结构包括一个用导电材料填充的沟槽，该沟槽与第一导电类型半导体的半导体层电绝缘。

其中，所述的至少一个保护结构包括一个用绝缘材料填充的沟槽。