[发明专利]阵列基板

说明书

技术领域

本发明关于一种阵列基板，尤指一种具有不对称的薄膜晶体管设计而具有缩减的像素尺寸的阵列基板。

背景技术

显示面板的阵列基板(亦称为薄膜晶体管基板)包括多条栅极线与数据线，其中栅极线与数据线彼此交叉而定义出像素阵列，且像素阵列包括多个呈阵列排列的子像素。随着市场需求的变化，高解析度是目前显示面板的重要发展趋势。例如，目前市场上已出现采用FHD解析度(1920*1080)显示面板的智能手机。然而，受限于制程能力的极限，子像素的尺寸无法进一步的缩减，成为了高解析度显示面板发展上的一大瓶颈。

发明内容

本发明的目的之一在于提供一种具有高解析度的阵列基板。

本发明的一实施例提供一种阵列基板，包括一基底、多条栅极线、多条第一数据线、多条第二数据线、多个第一薄膜晶体管以及多个第二薄膜晶体管。栅极线设置于基底上并实质上分别沿一第一方向延伸。第一数据线与第二数据线设置于基底上并实质上分别沿一第二方向延伸。第一数据线与第二数据线沿第一方向上依序交替排列，各第一数据线具有多条第一数据线段，分别设置于两相邻的栅极线之间，且各第二数据线具有多条第二数据线段，分别设置于两相邻的栅极线之间。第一薄膜晶体管设置于基底上。各第一薄膜晶体管包括一第一栅极、一第一源极与一第一漏极，其中第一栅极连接于对应的栅极线，第一源极连接于对应的两相邻的第一数据线段之间并与对应的第一栅极至少部分重叠。第二薄膜晶体管设置于基底上。各第二薄膜晶体管包括一第二栅极、一第二源极与一第二漏极，其中第二栅极连接于对应的栅极线，且第二源极连接于对应的两相邻的第二数据线段之间并与对应的第二栅极至少部分重叠。在第一方向上依序排列的第一数据线段、第二数据线段以及下一个第一数据线段依序定义出一第一间距以及一第二间距，其中第二间距大于第一间距。分别对应上述依序排列的第一数据线段、第二数据线段以及下一个第一数据线段而在第一方向上依序排列的第一源极、第二源极及下一个第一源极依序定义出一第三间距及一第四间距，其中第三间距大于第一间距，且第四间距小于第二间距。

本发明的阵列基板利用不对称的薄膜晶体管设计，利用第一源极和/或第二源极的偏移设置，可以有效缩减子像素宽度进而提升阵列基板的解析度。

附图说明

图1为本发明的第一实施例的阵列基板的上视图。

图2为图1的阵列基板沿剖线A-A’与剖线B-B’的剖视图。

图3为本发明的一对照实施例的阵列基板的上视图。

图4为本发明的第二实施例的阵列基板的上视图。

图5为图4的阵列基板沿剖线C-C’与剖线D-D’的剖视图。

图6为本发明的第三实施例的阵列基板的上视图。

图7为图6的阵列基板沿剖线E-E’与剖线F-F’的剖视图。

其中，附图标记说明如下：

1 阵列基板

10 基底

GL 栅极线

DL1 第一数据线

DL2 第二数据线

T1 第一薄膜晶体管

T2 第二薄膜晶体管

L1 第一方向

L2 第二方向

DL1_1 第一数据线段

DL2_2 第二数据线段

G1 第一栅极

SE1 第一半导体通道层

S1 第一源极

D1 第一漏极

GI 栅极绝缘层

G2 第二栅极

SE2 第二半导体通道层

S2 第二源极

D2 第二漏极

W1 第一间距

W2 第二间距

W3 第三间距

W4 第四间距

E1 第一边缘

E2 第二边缘

L3 第三方向

Cx 凹陷部

Px 突出部

PE1 第一像素电极

PE2 第二像素电极

12 介电层

12H 开口

1’ 阵列基板

W1’ 第一间距

W2’ 第二间距

W3’ 第三间距

W4’ 第四间距

2 阵列基板

E3 第三边缘

E4 第四边缘

3 阵列基板

Cx1 第一凹陷部

Px1 第一突出部