[发明专利]元件的制造方法

说明书

本发明涉及一种元件的制造方法。提供基底，包括多个芯片，芯片间是以切割线区域分隔，其中基底上至少形成一结构层。以黄光光刻和蚀刻工艺移除切割线区域中的部分结构层，形成多个开口。沿着切割线区域切割基底。在另一个实施例中，提供第一基底，其中第一基底上至少形成第一结构层。图形化第一结构层，于第一切割线区域中形成多个第一开口。提供第二基底，其中第二基底上至少形成第二结构层。图形化第二结构层，于第二切割线区域中形成多个第二开口。接合第一基底和第二基底，形成堆叠结构。沿着第一切割线区域和第二切割线区域切割堆叠结构。本发明提出的半导体元件的制造方法可减少切割工艺产生的剥离、崩缺或脱层等问题，改善生产合格率。

本申请是申请号为200710199881.4、申请日为2007年12月14日、发明名称为“元件的制造方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种半导体元件制造方法，特别涉及一种半导体元件的切割工艺。

背景技术

半导体技术持续的致力于缩减集成电路的尺寸和制造成本。检测集成电路性能的方法使晶体管以最大的时钟速度(clock speed)进行运作，其取决于晶体管能开关多快与信号能传递多快。

半导体工业面临以下问题，当集成电路持续的微缩，其性能会受限于集成电路中内连接的信号延迟时间(signal delay time)。集成电路是以绝缘材料包围的次微米尺寸的三维金属线，其内连接延迟可定义如下：内连接延迟为内连接电阻R，与内连接金属对于相邻层的寄生电容C的乘积。因为集成电路持续的微缩，金属线相当接近，进而造成寄生电容C显著增加，且由于线路剖面缩小，内连接电阻R也显著增加。因此，需要使用低介电材料降低内连接RC延迟时间。

半导体工艺使用低介电材料遇到许多问题，图1A～图1C显示低介电材料在切割工艺遇到的问题。如图1A所示，晶片100包括多个芯片102、104、106和108，而芯片间以切割线区域110分隔。图1B为图1A的放大图，其显示芯片102、104、106和108由切割线区域110分隔。芯片包括金属的密封条112(seal ring)，以保护芯片中的元件。请参照图1C，在完成芯片102、104、106和108的半导体元件的工艺步骤后，对晶片100进行切割以分隔芯片102、104、106和108，形成切割路径114，然而由于应力集中的效应，很容易于芯片102、104、106和108的边角产生剥离118(peeling)和崩缺116(chipping)，特别当半导体元件的金属间介电层使用低介电常数材料时，更容易发生剥离118，且也可能发生脱层(delamination)的问题。

请参照图1D，晶片100于切割线区域110中还包括多个测试键122(test key)，以于半导体工艺的中间步骤检测半导体元件的电性。如图所示，在切割工艺中，可能会于邻近测试键122的位置产生剥离、崩缺或脱层120，而所述缺陷有时会跨过密封条112，造成半导体元件合格率降低。

发明内容

本发明的目的在于提出一种半导体元件制造方法。

根据上述问题，本发明提供一种元件的制造方法。提供基底，包括多个芯片，芯片间是以切割线区域分隔，其中基底上至少形成一结构层。以黄光光刻和蚀刻工艺移除切割线区域中的部分结构层，形成多个开口，沿着切割线区域，以穿过上述开口的方式切割基底。

如上所述的元件的制造方法，其中以该黄光光刻和蚀刻工艺移除该切割线区域中的部分结构层，形成所述开口的步骤包括：形成光致抗蚀剂层于该基底上；以光刻工艺定义该光致抗蚀剂层，形成一光致抗蚀剂图案；以及以该光致抗蚀剂图案为掩模，蚀刻该结构层，形成所述开口。

如上所述的元件的制造方法，其中所述至少一结构层包括介电层和导电层。

如上所述的元件的制造方法，其中所述开口仅邻近所述芯片的边角。

如上所述的元件的制造方法，其中所述开口是十字形。