[发明专利]一种适用于HEVC标准的高吞吐率DCT和IDCT硬件复用结构

权利要求书

1.一种可配置的高吞吐率DCT和IDCT硬件复用结构，适用于HEVC视频编码标准下视频编码器和解码器，其特征在于由四种基本的硬件结构单元组成：①N点排序单元，记为PE_N；②4点DCT和IDCT硬件复用单元，记为A₄/A₄^T；③N点奇数矩阵计算单元，记为R_N/R_N^T；④N点蝶形单元，记为BE_N；N＝4，8，16，32；

以A₄ 和A₄^T为基本单元，X表示输入，Y表示相应的DCT或IDCT的输出，下述公式(2)-(5)显示实现固定吞吐率32piexs/cycle的DCT需要的硬件，公式(6)-(9)显示实现固定吞吐率32piexs/cycle的IDCT需要的硬件，不同尺寸的DCT和IDCT之间部分硬件共享：

[Y0₄₀^T，Y0₄₁^T，Y0₄₂^T，Y0₄₃^T，Y1₄₀^T，Y1₄₁^T_，Y1₄₂^T，Y1₄₃^T]^T＝

diag(A₄，A₄，A₄，A₄，A₄，A₄，A₄，A₄)*[X0₄₀ X0₄₁ X0₄₂ X0₄₃ X1₄₀ X1₄₁ X1₄₂ X1₄₃]^T(2)

[Y₈₀^T，Y₈₁^T，Y₈₂^T，Y₈₃^T]^T＝diag(A₈，A₈，A₈，A₈)*[X₈₀ X₈₁ X₈₂ X₈₃]^T

diag(P₈，P₈，P₈，P₈)*diag(A_4，R₄，A₄，R₄，A₄，R₄，A₄，R₄)*diag(B₈，B₈，B₈，B₈)*[X₈₀ X₈₁ X₈₂X₈₃]^T(3)

[Y₁₆₀^T，Y₁₆₁^T]^T＝diag(A₁₆，A₁₆)*[X₁₆₀ X₁₆₁]^T

＝diag(P₁₆，P₁₆)*diag(A₈，R₈，A₈，R₈)*diag(B₁₆，B₁₆)*[X₁₆₀ X₁₆₁]^T

＝diag(P₁₆，P₁₆)*diag(P₈，E₈，P₈，E₈)*diag(A₄，R₄，R₈，A₄，R₄，R₈)*diag(B₈，E₈，B₈，E₈)*

diag(B₁₆，B₁₆)*[X₁₆₀ X₁₆₁]^T(4)

Y₃₂＝A₃₂*X₃₂^T＝P₃₂*diag(A₁₆，R₁₆)*B₃₂*X₃₂^T

＝P₃₂*diag(P₁₆，E₁₆)*diag(A₈，R_8，R₁₆)*diag(B₁₆，E₁₆)*B₃₂*X₃₂^T＝

P₃₂*diag(P₁₆，E₁₆)*diag(P₈，E₂₄)*diag(A₄，R₄，R₈，R₁₆)*diag(B₈，E₂₄)*

diag(B₁₆，E₁₆)*B₃₂*X₃₂^T(5)

[Y0₄₀^T，Y0₄₁^T，Y0₄₂^T，Y0₄₃^T，Y1₄₀^T，Y1₄₁^T，Y1₄₂^T，Y1₄₃^T]^T＝

diag(A₄^T，A₄^T，A₄^T，A₄^T，A₄^T，A₄^T，A₄^T，A₄^T)*[X0₄₀ X0₄₁ X0₄₂ X0₄₃ X1₄₀ X1₄₁ X1₄₂ X1₄₃]^T(6)

[Y₈₀^T，Y₈₁^T，Y₈₂^T，Y₈₃^T]^T＝diag(A₈^T，A₈^T，A₈^T，A₈^T)*[X₈₀ X₈₁ X₈₂ X₈₃]^T

＝diag(B₈，B₈，B₈，B₈)*diag(A₄^T，R₄^T，A₄^T，R₄^T，A₄^T，R₄^T，A₄^T，R₄^T)*diag(P₈^T，P₈^T，P₈^T，P₈^T)*

[X₈₀ X₈₁ X₈₂ X₈₃]^T(7)

[Y₁₆₀^T，Y₁₆₁^T]^T＝diag(A_16，A₁₆)*[X₁₆₀ X₁₆₁]^T

＝diag(B₁₆，B₁₆)*diag(A₈^T，R₈^T，A₈^T，R₈^T)*diag(P₁₆^T，P₁₆^T)*[X₁₆₀ X₁₆₁]^T

＝diag(B₁₆，B₁₆)*diag(B₈，E₈，B₈，E₈)*diag(A₄^T，R₄^T，R₈^T，A₄^T，R₄^T，R₈^T)*diag(P₈^T，E₈，P₈^T，E₈)*

diag(P₁₆^T，P₁₆^T)*[X₁₆₀ X₁₆₁]^T(8)

Y₃₂＝A_N^T*X₃₂^T＝B₃₂*diag(B₁₆，E₁₆)*diag(B₈，E₈，E₈，E₈)

*diag(A₄^T，R₄^T，R₈^T，R₁₆^T)*diag(P₈^T，E₈，E₈，E₈)*diag(P₁₆^T，E₁₆)*P₃₂^T*X₃₂^T(9)。

2.根据权利要求1所述的可配置的高吞吐率DCT和IDCT硬件复用结构，其特征在于：

R_N用于DCT计算的N点奇数矩阵，R_N^T用于IDCT计算的N点奇数矩阵；R_N和R_N^T中对应位置的元素绝对值相同，符号不同；符号具有如下规律：偶数行中偶数列对应位置的元素符号相同，奇数列对应位置的元素符号不同；奇数行中偶数列对应位置的元素符号不同，奇数列对应位置的元素符号相同；

R_N和R_N^T矩阵运算的硬件实现可以基于多常数乘法器和log₂N级加法器树阵列实现；调整加法器树的输入顺序，并对第一级加法器的输出结果进行有选择的取反控制，即实现RN和RN^T单元的硬件复用；

复用A₄和A₄^T，R_N和R_N^T的硬件单元和两套蝶形硬件单元及两套排序单元，得到DCT与IDCT复用模块的硬件结构， N＝4，8，16；蝶形硬件单元包括一个BE_32模块，两个BE_16模块，四个BE_8模块；排序硬件单元包括一个PE_32模块，两个PE_16模块，四个PE_8模块；需要的矩阵运算单元包括八个A₄和A₄^T复用模块，四个R₄和R₄^T复用模块，两个R₈和R₈^T复用模块，一个R₁₆和R₁₆^T复用模块。